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GUC 应用 Cadence 数字全流程优化结果质量并加速流片

内容提要 Cadence Innovus Implementation System 提供的Mixed Placer自动化技术将导线长度减少超过 10%,将开关功耗改善 5% GUC 将布局规划设计时间从几周减少到几天,加速了移动、汽车、人工智能和超大规模计算应用的 ASIC 设计创建流程 中国上海,2021年12月8日——楷登电子(美国 Cadence 公司,NASDAQ:CDNS)今日宣布,G

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Cadence Integrity 3D-IC平台通过Samsung Foundry 5LPE工艺设计堆叠的原生3D分区流程认证

内容提要 Integrity 3D-IC 是 Cadence 新一代多芯片设计解决方案,它将硅和封装的规划和实现,与系统分析和签核结合起来,以实现系统级驱动的 PPA 优化。 原生 3D 分区流程可自动智能创建逻辑内存器件的 3D 堆叠配置,优化 3D 堆叠设计的 PPA 结果。 客户可以放心采用 Cadence Integrity 3D-IC 平台和 Samsung Foundry 的多 Die

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Cadence荣获4项2021年 TSMC OIP 年度合作伙伴奖项,推动 3DFabric 设计和云方案的关键进步

双方合作开发4nm设计基础设施和DSP IP并获广泛认可 中国上海,2021年11月15日——楷登电子(美国 Cadence 公司,NASDAQ:CDNS)今日发布,其核心EDA、IP及系统解决方案荣获4项TSMC颁布的开放创新平台(Open Innovation Platform® ,OIP)年度合作伙伴奖项;并因合作开发4纳米设计基础设施、3DFabric™ 设计解决方案、基于云服务的高效解决

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Cadence 推出全面的终端侧 Tensilica AI 平台, 加速智能系统级芯片开发

新的 Tensilica AI 引擎提高了性能,AI 加速器为消费、移动、汽车和工业 AI 系统级芯片设计提供了一站式解决方案 内容提要: 面向特定领域、可扩展和可配置的人工智能平台,基于成熟的、经过量产验证的 Tensilica 架构  为终端侧AI应用提供行业领先的性能和能效 全面、通用的人工智能软件,满足所有目标市场的需求 低端、中端和高端人工智能产品系列,适用于所有的 PPA 目标和成本预

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Tower Semiconductor与Cadence宣布,共同推出面向先进5G通信和汽车芯片开发的全新参考流程

内容摘要 此次合作带来了已经硅验证的 SP4T RF SOI switch 参考流程, 该流程使用集成电磁分析工具的 Virtuoso Design Platform 该流程展示了芯片和封装协同设计与仿真统一设计环境的优势 这套全面的流程包括定制集成电路设计套件、电磁场仿真器和多物理场分析工具,能更快地使设计收敛   2021 年 8 月 17 日——楷登电子(美国 Cadence 公司

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CadenceLIVE China 2021中国区用户大会开放注册

亲爱的用户朋友们,好久不见!在 2021 年的夏日,中国 IC 设计圈的大联欢 CadenceLIVE China 2021 又要举办啦!CadenceLIVE 是目前中国 EDA 行业中覆盖技术领域最全面、规模最大的先进技术交流平台。这个大会干货很多,你真的要来一下。 是的,一年一度的 Cadence 全球用户大会即将来到中国!今年 CadenceLIVE China 将于 8 月 24 日在上

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Cadence与联电协作开发22ULP与ULL制程认证,加速先进消费、5G和汽车应用设计

双方合作让共同客户轻松采用 Cadence 数字全流程,以领先的设计实现和签核技术完成超低功耗设计 2021 年 7 月 15 日——楷登电子(美国 Cadence 公司,NASDAQ:CDNS)今日宣布 Cadence 优化的数字全流程已获得联华电子 22 纳米超低功耗(ULP)与 22 纳米超低电压(ULL)制程技术认证,以加速消费、5G 和汽车应用设计。该流程结合了用于超低功耗设计的先进设计

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