为了应对类似挑战，Cadence 持续创新并开发了 Cadence Tempus 设计稳健性分析（DRA）套件，提供解决上述问题所需要的分析能力。该套件采用先进的建模算法，赋能工程师分析，识别并纠正对变化极为敏感的关键设计要素，包括适用于模块级的 Tempus ECO Options 和子系统/全芯片级的 Cadence Certus 收敛解决方案，两者皆可在 Innovus 设计实现系统中调用。通过充分发挥套件的高级分析特性，客户可以强化设计稳健性，优化功耗、性能和面积（PPA）目标，较传统基于裕度的方法实现最高达 10% 的 PPA 目标提升。
Tempus DRA 套件集合了卓越的分析能力，针对老化效应、电压降和阈值电压偏斜等不同类型的时序偏差，解决设计层的稳健性问题。该套件包括 5 种高级分析能力，分别适用于稳健半导体设计的特定流程。
电压稳健性分析与 Tempus 电源完整性（PI）和 Voltus IC 电源完整性解决方案无缝集成，大幅提升了现有的签核解决方案。该集成采用了新一代（IR）压降分析和修复技术。电压稳健性分析通过 Tempus ECO Option 实现修复流程的自动化，并通过优化 Victim 及 Aggressor 信号路径解决压降问题。值得注意的是，该分析可以识别传统 IR 压降签核方法容易忽略的时序违例，防止可能导致高昂成本硅片失效的发生。最大 IR 压降设计裕度的降低也可以帮助实现更优的 PPA 目标。
时序稳健性分析是 Tempus DRA 套件的第三项分析能力。这项强大的能力可以通过对硅片性能的统计学测量而达到时序的准确性，在符合 Sigma 可靠性要求的同时显著提高设计 PPA。其用户友好的界面可以加速设计局部更改（ECO）流程，提供相较于传统 SPICE 蒙特卡洛分析更直截了当的方法。
设计工程师可以用硅预测功能建立模型与硬件的相关性，获得理想的硅片性能，并在 Tempus 时序和 Liberate 表征化流程期间实现精准的统计学建模，在硅前静态时序分析（STA）签核时识别离散参数。该分析能力可以赋能设计团队，助其达成确凿的收敛和优化，利用硅预测预判延迟，并提高 PPA 和良率。
电压阈值（VT）偏斜稳健性是 Tempus DRA 套件的第五项分析能力，用于应对目前 STA 方法固有的时序悲观。Tempus DRA 套件帮助工程师更灵敏的分析 TT（温度和电压）corners，为每个 VT 类型执行快速降额以将延迟优化至慢 corners 和快 corners（SSG 和 FFG）。设计师可以将库与 VT 类型捆绑，为每个 VT 类型定义慢和快降额。Tempus DRA 套件可以执行优化排列，并根据 VT 类型的启动和捕捉路径找出最差的松弛变量。
Tempus DRA 套件是广泛 Cadence 数字与签核工作流程的组成部分，支持 Cadence 智能系统设计战略，助理实现卓越的片上系统（SoC）设计。
本篇文章来自于cadence楷登
