优势 1、EMX 3D Planar Solver 助力客户实现准确、高容量的 EM 分析，确保硅流片一次成功，加快产品上市 2、EMX 3D Planar Solver 以出色的结果达到三星认证标准 中国上海 ，2023 年 11 月 15 日——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）近日宣布，Cadence® EMX® 3D Planar Solver 现已通过 Sam

大模型支撑的生成式 AI“热度”持续升温，不仅有望深度赋能千行百业，也在激发半导体产业链自上而下的深刻变革。 在 11 月 10 日开幕的 2023 ICCAD 上，Cadence 副总裁、中国区总经理汪晓煜在题为“步入芯片和系统设计新范式”的演讲中提到，摩尔定律不仅反映了半导体行业的发展规律，也推动了整个信息技术领域的创新和变革，人工智能、5G 通信、HPC、自动驾驶和工业物联网等新的应用需求、

内容提要 1生成式 AI 技术，用于在设计流程的早期阶段预测压降、进行根本原因分析并解决压降问题，为业内首创 2全新突破性技术，使用机器学习生成的电网模型，在设计实现中快速进行压降推理 3通过早期压降分析和预防，避免对电网进行过度设计，从而改善 PPA 结果 4Voltus InsightAI 与 Cadence 数字全流程、系统设计和分析平台紧密集成，用于高效完成 EM-IR 驱动的设计收敛 中

在数字化时代的浪潮中，5G、人工智能和智能汽车等尖端技术正在以前所未有的速度改变我们的生活和工作环境。显然，在这股科技浪潮中，芯片已不再是单一的硬件组件，而是一个融合了多项技术与创新的复杂系统。在此背景下，电子设计自动化（EDA）也在经历重要的转型。 近日，Cadence 全球副总裁兼多物理场仿真事业部总经理顾鑫先生接受了 AspenCore 亚太区总经理、总分析师张毓波先生的独家专访，深入讨论了

AI 增强功能和 Tensilica Xtensa LX8 平台能力实现显著性能提升，能源效率高居业内前列 中国上海，2023 年 10 月 30 日——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）近日宣布扩充其业界领先的 Tensilica® HiFi 和 Vision DSP 产品阵容，新增了基于近期推出的 Tensilica Xtensa® LX8 处理器平台的 DSP 产

内容提要 ● Broadcom 多个业务部门采用了 AI 驱动的 Cadence Cerebrus 解决方案，用于在先进节点上设计多款复杂的尖端产品 ● Broadcom 的产品设计在性能、功率和面积方面实现大幅提升 中国上海，2023 年 10 月 26 日——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）近日宣布与 Broadcom Inc. 公司合作部署最新的 AI 驱动设计

双方的共同客户可获取 Cadence 的全流程系统级设计验证和实现解决方案以及接口 IP，依托 Neoverse CSS 加速开发基于 Arm 的定制 SoC 中国上海，2023 年 10 月 25 日——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）近日宣布与 Arm® Total Design 合作，共同致力于支持和加速开发基于 Arm Neoverse™ Compute Su

TSMC 为 Cadence 颁发EDA 和 IP 设计解决方案奖 中国上海，2023 年 10 月 23 日——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）近日宣布，其 EDA 和 IP 设计解决方案获得了 TSMC 颁发的四项 Open Innovation Platform®（OIP）年度合作伙伴大奖。这些奖项旨在表彰 Cadence 在联合开发 N2 和 N3P 设计基础

内容提要 ● Cadence Integrity 3D-IC 平台现已全面支持最新版 3Dblox 2.0 标准，涵盖 TSMC 的 3DFabric 产品 ● Integrity 3D-IC 平台以独特的方式将系统规划、实现和系统层级分析整合成为一个解决方案，实现无缝的原型验证 ● 共同客户可为其 AI、移动、5G、超大规模计算和物联网 3D-IC 设计进行系统原型建模，加快多芯粒设计周转时间

内容提要 Cadence 经过优化的完整射频流程，现包含最新AI 驱动的 Virtuoso Studio，以支持台积电 N16 毫米波、N6RF 和 N4PRF 设计参考流程 双方的共同客户正在积极使用 TSMC PDK 进行设计 Cadence 和 TSMC 的此次最新合作将加速移动、5G 和 WiFi-7 无线应用领域的创新 中国上海，2023 年 9 月 28 日——楷登电子（美国 Cade

内容提要 ● 经过验证的接口 IP，可显著提升 TSMC N3E 制程节点的性能和能效 ● 224G-LR SerDes PHY IP 在 TSMC N3E 制程上实现一次性流片成功 ● 112G-ELR SerDes 在 TSMC N3E 制程上的硅结果实现了最佳 PPA ● 多个 Cadence IP 测试芯片在 TSMC N3E 制程上成功流片，包括 PCIe 6.0 和 5.0、64G-L

内容提要 Neo NPU 可有效地处理来自任何主处理器的负载，单核可从 8 GOPS 扩展到 80 TOPS，多核可扩展到数百 TOPS AI IP 可提供业界领先的 AI 性能和能效比，实现最佳 PPA 结果和性价比 面向广泛的设备端和边缘应用，包括智能传感器、物联网、音频/视觉、耳戴/可穿戴设备、移动视觉/语音 AI、AR/VR 和 ADAS 全面、通用的 NeuroWeave SDK 可通过