市场对更多功能的需求正推动行业向先进封装转型，以适配复杂设计。要高效设计这些复杂封装，就需要一款成熟 的实施工具，同时应对电气约束与物理约束。楷登电子（Cadence）的集成电路封装设计技术在高密度先进封装设计的 高效、灵活且可靠实施方面，获得了全球范围内的认可。

集成化信号完整性与电源完整性分析可确保在整个设计周期内，协同应对电气与物理方面的挑战。借助楷登 电子（Cadence ）的集成电路封装设计技术，设计人员能够在缩短的项目周期要求下，实现设计的一次成功 （first-pass success）。

Cadence 集成电路封装设计技术

如今，集成电路封装（IC packaging）已成为 “芯片 – 封装 – 电路板”（silicon-package-board）设计流程中的 关键环节。Cadence Allegro 平台为印制电路板（PCBs）和复杂封装的设计与实施，提供了完整且具 备可扩展性的技术支持。借助楷登电子集成电路封装设计技术，设计人员能够在满足紧迫项目周期要求的同时，针 对复杂的单管芯与多管芯引线键合（wire bond）及倒装焊（flip-chip）设计，在成本和性能层面进行优化。

这种以约束为驱动的行业标准技术，可支持从单管芯到复杂系统的系统规划、先进封测厂（OSAT）及基于晶 圆厂的封装设计。Cadence 集成电路封装设计技术能够实现高效的引线键合（wire-bond）设计、感 知约束的基板互连设计，以及详尽的互连提取、建模与信号完整性 / 功率传输分析。

图 1：以约束为驱动的交互式引线键合包含跨多个引线层级的推挤功能；三维引线轮廓查看器 / 编辑器支持创建并兼容多 种引线轮廓；参考轮廓库可实现具备可制造性感知的设计及精准仿真。

Cadence 集成电路封装布局设计技术涵盖多款不同产品及层级，具体包括：

➢ Allegro X 高级封装设计工具（Allegro X Advanced Package Designer）（含许可证）

➢ Allegro X APD Layout （含许可证）

➢ Integrity System Planner（含许可证）

➢ Allegro X Advanced Package Designer Silicon Layout Option（含许可证）

➢ Allegro X Advanced Package Designer RF Layout Option（含许可证）

➢ Allegro PCB Symphony Team Design Option（含许可证）

➢ System Connectivity Manager（含许可证）

优势

➢ 工艺文件使用模型可简化设计设置并实现自动化

➢ 从前端到后端的原理图流程与无原理图流程，为互连管理提供了行业内灵活性最高的模型。

➢ 实时库生成可简化数据输入

➢ 对引线键合、倒装焊、堆叠式及嵌入式管芯配置的智能定义，可确保布局具备 “构建即正确” 的特性。

➢ 高级键合壳生成功能，即便对于最复杂的多管芯堆叠式引线键合布局，也能实现自动化设计。

➢ 径向、全角度推挤布线可应对球栅阵列（BGA）/ 栅格阵列（LGA）基板布局的独特布线挑战

➢ 针对球栅阵列（BGA）/ 栅格阵列（LGA）的专属设计规则检查（DRC）、可制造性设计检查（DFM）与可 装配性设计检查（DFA），确保设计首次即可正确制造。

➢ 三维可视化与设计规则检查（DRC），相比二维解决方案能更精准地验证您的设计

➢ 与 Cadence Innovus 和 Virtuoso 集成电路（IC）设计工具的集成化流程，可简化集成电路与封 装的协同设计。

➢ 与 Cadence Sigrity、Clarity 及 Celsius 求解器的深度集成，可实现快速且精准的封装电气与热 性能验证。

➢ Symphony 团队设计选项（Symphony Team Design Option）支持多用户对基板布局进行并行编辑，从而缩 短整体设计时间。

➢ 硅基板布局选项（Silicon Layout Option）扩展了 Allegro X 高级封装设计工具的功能，使其能够处理硅基板 的布局设计及掩膜级验证。

➢ 全球有超过 400 家客户在使用（该技术 / 产品）

布局功能

以约束为驱动的物理布局

Allegro X Advanced Package Designer 工具包含设计当今先进封装所需的全部功能。

完整的在线设计规则检查（DRC）可支持层压基板、陶瓷基板及硅基基板等各类基板技术组合所提出的复杂且独特的需求。

图 2：针对硅基技术和射频（RF）封装的额外功能，可通过硅基板布局选项（Silicon Layout Option）与射频布局选项 （RF Layout Option）获取。

图 3：全面的基板物理虚拟原型设计，使工程师能够评估物理设计变更对信号完整性和信号性能的影响。

支持多腔体、复杂形状，以及交互式与自动式引线键合。易于使用的流程管理器（Flow Manager）会引导您完成 每一项任务，并自动执行集成电路（IC）封装基础模块的创建流程，包括管芯、封装、布线、电镀条和回蚀的导入与创 建。该工具支持单管芯、多管芯、管芯堆叠及双面管芯；管芯与基板向导（wizard）可自动完成这些库元素的定义，您 可选择 ASCII 标准格式（管芯文本格式、DEF 格式、AIF 格式）、管芯抽象模型，或通过表单驱动的用户界面（如 “文本输入” 向导）进行操作。

图 4：管芯堆叠编辑器（Die Stack Editor）可对包含间隔层与中介层的复杂管芯堆叠 结构进行管理，且支持在管芯两侧实现互连。

复杂的基板建模与规则检查

设计准确性可通过一整套物理和电气设计规则（约束条件）进行验证。物理约束条件是在用户自定义的工艺文 件中设定的物理设计准则，用于确保设计的可制造性。电气约束条件则是针对关键网络的信号延迟、时序及失真规 格要求。Allegro PCB 设计的 True DFM（可制造性设计）技术检查功能，能确保设计符合制造商的要求。在整个 设计流程中，可根据这些约束条件对设计进行动态检查，以确保其满足制造和电气规格。设计规则检查（DRC） 标记会提供即时反馈，同时基于电子表格的约束管理器（Constraint Manager）也会对违规项进行标记。

工艺技术复用

基板叠层结构与约束信息均会存储在工艺文件中，该文件可部分或完整复用于其他具有相似结构的设计，从而进一 步缩短未来设计的周期。基板供应商可提供包含关键设计规则的工艺文件，助力构建正确的设计方法。制造商可在设计 约束的基础上，叠加其装配与制造要求。此外，还可采用来自不同供应商的多个工艺文件，以确保次级供应商具备相应 的制造能力。

引线键合、倒装芯片与铜柱引出图形

由于引线键合贴装仍是目前最主流的封装方式，Allegro X 高级封装设计工具在设计上可提供快速、强大且灵活的键合 壳创建与编辑功能。从基础层面出发，以约束为驱动的自动键合指阵列布局，可适配多堆叠管芯、交错管芯焊盘、多键合 层级、多键合环以及对称与非对称设计等多种场景。独特的推挤式键合指编辑功能，能在几分钟内完成极为复杂的键合壳 开发，展现出无可比拟的功能优势与生产效率。真正的引线轮廓支持功能，可利用经过制造验证的引线弧数据实现可制造性设计（DFM）驱动的设计流程。弧轮廓库能确保引线键合图形满足制造签核要求，而丰富的引线键合规则与约束条件可 提供实时设计反馈，为这一目标提供支撑。强大的金属形状编辑工具只需点击几下鼠标，就能实现键合环的自定义、拆分 以及多电压分配。交互式基板布线与引线键合连接功能具备智能特性，可通过焊盘进入规则、全角度焊盘引出布线，以及 在键合指移动时始终与键合指保持对齐的引线键合指短截线，确保连接的精准性与稳定性。

在凸点（bump）和柱体（pillar）贴装方面，一套成熟的工具可协助用户创建并复用当今高密度设计中常见的 复杂布线引出图形（escape patterns）。该工具集同时包含自动工具与半自动工具。图形创建完成后，设计人员可 快速将其复制到管芯（die）的各个周边区域。

自动凸点到封装引脚分配及布线可行性分析

支持基于原理图和网表的设计方法，可借助 Integrity 系统规划器（Integrity System Planner）进行前期系统规划， 并支持独立网表或复杂网表管理。逻辑分配可即时创建，也可由分配算法根据现有设计规则确定最优可布线分配方案。

网表会依据网表约束条件和布线通道可用性，按层级进行分配。

已定义的差分对凸点会相应地自动分配至相邻的封装引脚。“每层网表分配” 可视化工具还能让设计人员查看已完成 的分配情况。对于高速总线和接口总线，可借助流程设计器技术开展额外的布线规划 —— 该技术能将网表组整合在一 起，且支持查看布线规划，重点呈现总线末端的排序与分配情况。

图 5：包含以约束为驱动的交互式布线、半自动交互式布线及全自动布线工具，这些 工具支持正交布线、45 度角布线以及任意角度布线。

交互式布线、半自动交互式布线与全自动布线

Allegro X Advanced Package Designer 工具集成了一套工具，具备基于规则的交互式 布线和自动布线功能。

图 6：以约束为驱动的高密度互连（HDI）设计，能让设计人员快速实现并更新重复 性的复杂过孔结构（包括回流路径过孔），适用于引出布线和层间过渡场景。

高密度互连设计（HDI Design）

高密度互连（HDI）/ 积层技术广泛应用于几乎所有采用可布线有机基板和细间距倒装芯片器件的集成电路 （IC）封装设计中。Allegro X 高级封装设计工具具备全面的、以约束为驱动的高密度互连（HDI）设计功能，且该功能与自动化辅助的交互式设计相互关联。

全面的微过孔类别规则与编辑功能相关联，使设计人员能够满足制造要求，并实现预期的设计目标与生产效 率目标（见图 6）。

团队设计：设计分区与 Symphony 并行设计选项

Cadence 提供多用户并行设计方法，旨在加快产品上市速度并缩短布局时间。通过将设计的部分内容分 配给多名用户，设计分区功能支持多位设计人员同时开展布局工作。设计人员可将设计拆分为多个部分或区域，供设计团 队的多名成员分别进行布局和编辑。分区方式既可以是纵向分区（“蛋糕切片式”），也可以是横向分区（基于图层的分 区）。因此，每位设计人员都能查看所有已分区的部分，并更新设计视图，以监控其他用户所负责部分的状态和进度。这 一功能可大幅缩短整体设计周期，加快设计进程。

并行工程选项 ——Allegro PCB Symphony 团队设计选项（Allegro PCB Symphony Team Design Option），可缩短封装布局设计周期中耗时最长的环节。其共享画布（shared canvas）提供了一个低额外开销的环境，支持多名设计人 员同时在同一块画布上对同一设计进行操作，且无需满足分区项目的设置要求。参与布线的工程师越多，团队完成布线 的速度就越快。在并行团队设计环境中，设计人员可借助 Allegro X 高级封装设计工具（Allegro X Advanced Package Designer）和 Allegro X APD 布局工具（Allegro X APD Layout）的功能加快设计完成速度，例如：用于电源分配的形 状编辑与形状设计、交互式蚀刻编辑命令、Allegro 半自动交互式相位调谐（AiPT）与半自动交互式延迟调谐（AiDT） 功能，以及布线过程中的动态形状挖空（dynamic shape voiding）等（仅列举部分功能）。

DesignTrue 可制造性设计（DFM）与自动可制造性检查 （ARC）

（包含核心规则，所有规则可通过 Allegro X APD Layout 许可使用） 全面的可制造性设计（DFM）检查器与装配规则检查器（ARC）提供数百项检查功能，以满足制造商的要求。 检查可按检查组执行、单独执行，也可按自定义选择执行。检查结果会显示在违规浏览器中，并在设计图中以图形 标记的形式呈现。

丰富的制造输出功能

从文档到工装所需的各类数据均可生成。用户能够轻松创建键合图、尺寸文档、格式图纸以及包含关键封装制造数 据的各种输出文件。借助 Allegro X APD Layout，可针对键合和堆叠选项创建设计变体，并评估设计规则检查（DRC） 和信号完整性方面的工艺偏差。制造输出支持 Gerber、IPC2581、DXF、AIF 和 GDSII 等格式。

目前，大多数封装外包测试与组装厂商（OSAT）和晶圆代工厂均采用 Cadence 集成电路（IC）封装设计技术。 这种广泛应用意味着用户可将 Allegro 设计数据库直接作为制造输入文件发送给代工厂，大幅缩短生产周期并避免误差。 代工厂能够借助该数据库提高制造良率，还可在不意外偏离原始技术规格的前提下，对封装设计进行任何紧急修改。 （请联系您的制造商，确认其具体能力。）

PCB 系统级交接

Allegro X Advanced Package Designer 该工具不仅能填补芯片（silicon）与封装 设计之间的空白，还可实现封装与印制电路板（PCB）设计的衔接。印制电路板级布局规划与版图设计所需的全部数据 （包括物理封装 footprint、原理图符号及器件模型）均会自动生成。此外，工具还支持导出可在电子表格工具中读取的符号（芯片或球栅阵列封装符号）。这些功能可缩短系统设计人员的设置时间，并提高数据准确性。

封装信号完整性与电源完整性功能

借助 Cadence 的 Sigrity、Clarity 和 Celsius 技术，可实现详细的互连提取、3D 封装建模，以及具备电源感知能 力的信号完整性分析与热分析。这些功能构建了一套封装分析与建模解决方案：该方案从早期性能评估、直流（DC） 和交流（AC）电源分配网络（PDN）分析入手，进而通过混合求解器完成全封装提取，或通过 3D 全波求解器完成封 装分段的详细提取。目前可提供的技术如下：

➢ 封装评估引擎，可快速检测存在问题的封装设计做法，包括检测电感过大的封装引脚、不受控的阻抗以及强耦合 现象。

➢ 具备电源感知能力的混合求解器提取引擎，可对完整的耦合信号与电源分配网络（PDN）进行 RLGC 参数 及 S 参数模型提取。 ➢ 用于集成电路（IC）封装内详细结构高频互连提取的全波 3D 求解器

➢ 压降（IR drop）分析，包括电热协同仿真 —— 该仿真需考虑元件发热与焦耳热、空间相关的温度分布，以及 平面、过孔和互连结构的电流密度计算。

集成电路（IC）封装性能评估可在物理设计的早期阶段启动，远早于最终封装布局完成之前。借助初始连接性即可 开展可行性研究，助力确定哪种封装类型能以最低成本实现最佳电气性能。例如，可对直流压降（DC IR drop）、电流 约束驱动的叠层选项，以及信号拓扑权衡方案进行研究并作出决策。随着封装设计的推进，可提取信号与电源分配网络 （PDN）模型，将其与电阻 – 电感 – 电容（RLC）寄生参数约束进行对比；同时还可表征信号的关键属性，如阻抗、串 扰，或插入损耗与回波损耗。此外，通过可用的电热耦合分析功能，还能考察热设计因素。当设计进入最终阶段时，可 开展全封装评估（含压降分析）并进行模型提取，同时生成 HTML 签核报告 —— 此举可确保发现所有重大问题，并为 设计建立完整文档。对于需在高频下工作的封装，可对封装关键区域执行 3D 全波提取，以确保满足封装性能规格要求。

3D 设计查看器功能（3D Design Viewer Features）

Cadence 3D 设计查看器（Cadence 3D Design Viewer）是一款适用于复杂集成电路（IC）封装设计的全实体模型 3D 查看器及 3D 引线键合设计规则检查（DRC）解决方案，已集成于 Allegro X 高级封装设计工具（Allegro X Advanced Package Designer）中。该工具支持用户可视化并研究完整的设计方案，或选定的设计子集（例如包含多种 引线键合轮廓的多层引线键合结构）。同时，它为跨团队设计评审提供了统一的参考依据。

智能 3D 设计查看（Intelligent 3D Design Viewing）

虽然二维（2D）视图非常适合基板布局、互连规划和金属填充创建，但该视图在复杂管芯堆叠和三维（3D）集成 的设计、管理或验证方面表现欠佳。此类设计涉及的复杂性与密度，需要一种更贴合实际的呈现方式。Cadence 3D 设 计查看器能够满足这一需求，它为集成电路（IC）封装设计师提供了物理可视化设计的能力，可呈现设计在实际制造过 程中的真实外观。设计师不仅能以交互方式对 3D 视图进行缩放、平移和旋转，还能从一系列预定义视图中进行选择。

交互式标记（Interactive Markup）

在 3D 设计查看过程中，工程师可创建用于设计评审和 / 或设计文档编制的 “标记式” JPEG 快照，这类快照支 持添加基本图形、箭头和文本。该功能对于与设计链合作伙伴以及测试与组装制造部门的沟通而言，尤为实用。

三维引线键合间隙设计规则检查

规则被定义并存储为 Allegro X 高级封装设计工具（Allegro X Advanced Package Designer）设计会话的一 部分。这些规则完全可由用户自定义，可用于检查设计中引线与元件之间的三维间隙。