3D-IC Design

面向芯片架构设计的综合解决方案，涵盖集成、封装、定制化与数字化实施、验证、系统分析以及互连知识产权（IP）等环节。

概述

一站式服务：面向多芯片设计与先进集成电路封装的成熟设计流程

Cadence 3D-IC 解决方案在单一统一的操作界面（cockpit）中提供 3D 设计规划、实施与系统分析功能。该方案支持硬件与软件协同验证，并借助仿真（emulation）和原型验证技术开展全系统功耗分析；同时提供基于芯片（Chiplet）的物理层（PHY）知识产权（IP），用于实现互连功能，其功耗、性能与面积（PPA）指标针对延迟、带宽和功耗进行了优化。此外，该解决方案还具备协同设计能力，可对接定制化模拟电路设计与电路板设计；并集成了集成电路（IC）签核提取、静态时序分析（STA），以及包含信号与电源完整性（SI/PI）、电磁干扰（EMI）和热分析的签核功能。

主要优势

采用 3D-IC 专家级解决方案进行设计的优势

凭借超过 25 年的先进封装经验，我们助力客户在无需依赖传统工艺缩放的前提下，实现更高带宽、更低功耗，并减小面积。

异质集成（Heterogeneous Integration）

支持为 2.5D 或 3D 设计实现不同裸片的异质集成。

性能与功耗

系统驱动的功耗、性能与面积（PPA）优化：在不牺牲性能的前提下实现最佳能效。

最大功能性

支持人工智能（AI）、数据中心、图形处理及移动通信集成电路（IC）等众多应用场景，且具备更小的外形尺寸。

产品 / 服务范围

满足数字系统级芯片（SoC）、模拟 / 混合信号设计及整个系统对 3D-IC 设计的需求

多芯片规划与实施

Cadence Integrity 3D-IC 平台是一款面向多芯粒设计的高容量统一设计与分析平台。该平台基于楷登电子领先的数字实施解决方案 ——Innovus 实施系统（Innovus Implementation System）的基础架构构建，支持系统级设计人员针对各类封装形式（2.5D 或 3D），对任意类型的堆叠裸片系统进行规划、实施与分析。

产品

Integrity 3D-IC Platform

裸片 / 封装规划与布线优化

若需在 3D-IC 设计中高效规划并评估互连可行性与布线可行性，可借助楷登电子（Cadence）Integrity 系统规划器。该工具能在完整系统场景下，快速评估裸片（Die）与封装（Package）之间的互连情况。设计人员可在这一单一工具内制定或完善设计决策，并即时可视化决策对相邻架构（Fabrics）的影响，从而减少芯片（Silicon）与封装设计之间的迭代次数。

产品

Integrity System Planner

逻辑裸片可测试性设计（Logic Die DFT）

准备测试时，可借助 Cadence Genus 综合解决方案与 Cadence Modus 可测试性设计（DFT）软件产品，开展逻辑裸片的可测试性设计（DFT）工作。通过这些工具执行可测试性设计（DFT）植入，以测试裸片间互连（包括硅中介层）。

签核与分析

电气签核与系统分析

在分析与签核阶段，您需要对设计进行验证，确保 3D 实施方案中的裸片间互连（inter-die）正确无误。您可使用 Cadence Pegasus 验证系统（Pegasus Verification System）执行跨裸片检查（cross-die check）。同时，您还需评估电气性能：在数字设计领域，我们提供一系列用于提取（extraction）及时序与功耗签核（timing and power signoff）的工具。

Quantus Extraction Solution 可针对硅通孔（TSV）、微凸点（microbump）以及其他 3D 技术相关特性，提供寄生参数提取与分析功能。

Tempus Timing Signoff Solution 可在多个裸片间提供符合硅片实际性能的时序签核（silicon-accurate timing signoff）与信号完整性分析。

Cadence Clarity 3D Solver 可对PCB、IC 封装及 SoC 的高速互连进行建模，并执行 3D 电磁仿真。对于 PCB 与 IC 封装，楷登电子的 Sigrity 技术能为高速系统设计人员提供最全面的端到端设计中互连建模（in-design interconnect modeling），以及信号与电源完整性（SI/PI）仿真功能。

产品

Cadence Physical Verification System
Quantus Extraction Solution
Tempus Timing Signoff Solution
Clarity 3D Solver
Sigrity SI/PI Technology

热管理（Thermal Management）

Cadence 3D-IC 解决方案为 3D-IC 设计的热管理提供了独特能力。其中，Cadence Voltus IC Power Integrity Solution 会生成热模型，并将其输入至Celsius Thermal Solver；该求解器利用这些数据确定每个裸片（die）的温度分布。随后，Celsius 热求解器会将温度分布图反馈给 Voltus 解决方案，以支持与温度相关的多裸片 IR 压降分析（temperaturedependent multi-die IR drop analysis）。若您需要通过多次迭代进行热分析，Voltus 解决方案的图形用户界面（GUI）可让您在该解决方案内调用热引擎（thermal engine），从而在裸片层级自动显示温度结果。

产品

Voltus IC Power Integrity Solution
Celsius Thermal Solver

多裸片物理验证

Cadence Pegasus 验证系统是一款支持云部署的物理验证签核解决方案，能帮助工程师将先进制程节点集成电路（IC）更快推向市场。这一突破性技术在数百个中央处理器（CPU）上实现了高达 10 倍的设计规则检查（DRC）性能提升，同时将周转时间从数天缩短至数小时。Pegasus 系统创新性的架构与集成化云处理功能，提供了具备弹性且灵活的计算环境，助力客户在短短数小时内完成先进制程节点设计的全芯片签核设计规则检查（DRC），从而帮助设计人员更快地将产品推向市场。

产品

Pegasus Verification System

基于芯粒的知识产权（Chiplet-Based IP）

Cadence 提供基于芯粒的物理层（PHY）知识产权（IP），该 IP 针对延迟、带宽和功耗进行了优化。我们的 UltraLink 裸片到裸片（D2D）IP 支持高达 40 吉比特每秒（40Gbps）的速率，效率可达 1 太字节每平方毫米（1TB/mm²），并包含配套的控制器与管理协议栈。此外，我们的通用芯粒互连（UCIe）IP 支持高达 32 吉比特每秒（32Gbps）的速率，能为芯粒之间提供稳定可靠的裸片到裸片接口。该 IP 可无缝支持 PCI Express （PCIe）、Compute Express Link（CXL）等行业标准互连技术，确保实现高性能与高可靠性。

产品

Protocol IP

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