内容提要 ● Cadence 流程已通过认证，可立即投入生产，该工艺下 Design IP 产品现已完备，可支持客户进行 Intel 16 工艺下 SOC 设计 ● 客户可以基于已被充分认证的 Cadence 流程，可支持交付各类 HPC 及消费电子应用 中国上海，2023 年 7 月 14 日——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）近日宣布其数字和定制/模拟流程现已通过

内容提要 ● 完整的背面布线解决方案，助力面向移动、汽车、人工智能和超大规模应用的下一代高性能芯片设计● Cadence SF2 数字全流程包括用于 nTSV 优化的先进技术● 背面实现流程已在 SF2 测试芯片的成功流片中证实了其价值 中国上海，2023 年 7 月 10 日——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）近日宣布推出一套完整的、经过认证的背面实现流程，以支持

❖ 双方利用 Cadence 的 Integrity 3D-IC 平台，优化多晶粒规划和实现，该平台整合了系统规划、封装和系统级分析的专业级平台。 ❖ Integrity 3D-IC 平台支持 Samsung 新的 3D CODE 标准，助力设计人员创建多种先进的封装技术。 ❖ Cadence 和 Samsung 的技术为客户提供全面、定制化的解决方案。适用于能够缩短 3D-IC 设计整体耗时的各

内容提要 ● Cadence 和 Samsung 的合作，使客户能够利用两个公司最新的技术，进行手机、汽车、AI 和超大规模设计的创新● 工程师们能够在 PDK 上设计 IC 产品，这些 PDK 已经过 SF2 和 SF3 流程认证● Cadence 数字全流程针对先进节点实现了最佳 PPA 结果 ●Cadence 定制/模拟工具，包括基于 AI 的 Virtuoso Studio，已针对最新节点

内容提要 1 轻松实现节点到节点的设计和 layout 迁移 2 将定制/模拟设计迁移速度提升 2 倍 3 Cadence Virtuoso Studio 针对所有 Samsung Foundry 先进节点经过优化 中国上海, 2023 年 7 月 4 日——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）近日宣布，搭载最新生成式 AI 技术的 Cadence® Virtuoso® 

本文要点 ● Samsung Foundry 有众多 PDK 系列，可搭配 Virtuoso Studio 用于简化模拟、定制和射频设计，最高支持 SF 2nm 技术 ● Virtuoso Studio 与 Pegasus Verification System 和 Voltus-XFi Solution 集成，为 Samsung PDK 用户提高了生产力，帮助他们更快地将高 质量设计推向市场 中

本文作者：DSG Product Engineering Group 刘杰 我们知道，一块芯片的性能通常通过频率、功耗、面积（即 PPA）三个方面去评估。在芯片设计过程中，工程师经常会对频率，面积进行调整，但是很少会对芯片供电网络（即 PG）进行比较大的调整，甚至在一些情况下明知道目前的 PG 可能不是最优的，工程师也没有动力去调整，为什么呢？ 因为在传统的设计方法下，想要设计一个满足各方面要求的

Cadence Spectre 技术助力 DB GlobalChip 加速模拟和混合信号 IP 开发 中国上海，2023 年 6 月 25 日 —— 楷登电子（美国 Cadence 公司，NASDAQ：CDNS）近日宣布，DB GlobalChip 部署了 Cadence® Spectre® FX Simulator，该工具与 Spectre AMS Designer 集成，用于验证其关键的模拟和

高级存储器接口 IP 解决方案扩展到 SF3 并支持具有丰富接口协议的完整 SF5A 设计 IP 组合 中国上海，2023 年 6 月 16 日——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）近日宣布与 Samsung Foundry 签订一份多年期协议，扩大 Cadence 设计 IP 产品组合在 Samsung Foundry SF5A 制程技术上的支持范围。SF5A 属于最

本文翻译转载于：Cadence blog作者：Paul McLellan 在 Linley Fall 处理器大会上，Cadence 的 David Bell 展示了如何利用 Tensilica ConnX DSP 实现汽车雷达处理的定制化。 适合汽车应用的传感器主要有四种类型：相机、激光雷达、毫米波雷达和超声波。如上图所示，这些传感器各有优缺点。不过，各类传感器是互补的，组合使用就能在各项参数指标

2023 年 6 月 2 日—3 日，Cadence 受邀出席了第七届集微半导体峰会。在首日举办的 EDA IP 工业软件峰会中，Cadence 高级 AE 经理王正算作为代表向与会嘉宾介绍了 Cadence 在面对 SoC 设计验证挑战下的应对之法。 随着 SoC 设计的发展，如何在有限的时间内尽可能发现更多的 bug 和实现更多的溯源分析，让项目各方面的投资都做到物尽其用，这是验证工作所面临的

作者：Sanjive Agarwala 自 2000 年代中期获得正式批准以来，低功耗 DDR（LPDDR）一直是驱动对面积和功率敏感的移动设备上更复杂用例的基石。毕竟退回 2007 年，智能手机的摄像头不过是一个钉在背后的传感器，且只能拍摄粒度粗糙、低分辨率的自拍。 现在，智能手机摄像头已经成为边缘 AI 能力的集大成者，足够安全且可以执行生物识别认证；也足够强大到可以执行运算摄影，为照片甚至实