3D-IC（三维集成电路）设计挑战与需求

概述

随着对更高密度、更大带宽和更低功耗的需求不断提升，许多集成电路（IC）设计与封装团队正密切关注多芯片及芯粒的垂直堆叠技术。这种被称为三维集成电路（3D-IC）的技术，相比传统的单芯片平面设计具有诸多优势。一些人用 “超越摩尔定律（More-than-Moore）” 一词来描述这项新技术的发展潜力。通过芯片堆叠以及先进封装技术实现集成，设计人员能够在尺寸小得多的外形结构中融入更多功能，同时提升性能并降低成本。3D-IC 架构可将逻辑芯片、存储芯片、模拟芯片、射频芯片（RF）等多种同类型及异类型芯片 / 芯粒集成到单一设计中。这为单片系统级芯片（SoC）集成提供了一种替代方案，对于设计人员希望在单一设计中实现的所有功能而言，该方案有望避免为采用新一代工艺节点而投入高昂成本。凭借在模拟与数字实现、封装以及印制电路板（PCB）设计工具方面的全面产品布局， Cadence 在支持 3D-IC 技术变革方面占据独特优势，并有能力为 3D-IC 的高性价比设计提供所需功能。

介绍

三维集成电路（3D-IC）预计将在网络、图形、人工智能 / 机器学习（AI/ML）以及高性能计算等领域产生广泛影响，尤其适用于需要超高性能、低功耗设备的应用场景。具体应用领域包括多核中央处理器（CPU）、图形处理器（GPU）、分组缓冲器 / 路由器、智能手机以及人工智能 / 机器学习（AI/ML）应用。

尽管业界对这项新兴技术抱有浓厚兴趣，但它仍处于早期发展阶段。目前缺乏统一的标准定义，供应链生态系统也仍在变化中，设计、分析、验证及测试方面的挑战仍有待解决。本文将简要概述三维集成电路（3D-IC）技术，随后探讨其设计挑战、生态系统需求以及所需的解决方案。尽管各类多芯片封装（multi-die packages）已问世多年，但本文的重点仍放在多芯片堆叠的三维集成与封装技术上。

从设计角度来看，实现真正的三维集成（3D integration）可能需要对工具进行一定的重新调整。在架构分析、热分析、跨芯片布局、时序分析、测试以及验证等方面，都需要更强的功能支持。

此外，还需要新的系统级功能，例如顶层规划与优化、芯粒间信号完整性（SI）以及集成电路（IC）与封装协同设计。其中部分功能目前已可获取，并能通过系统设计工具加以利用。

最终，设计人员需要一个能够将所有必需功能整合到单一设计平台中的解决方案。一个成功的三维集成电路（3D-IC）设计环境需预先捕捉顶层设计意图，支持通过早期功耗 / 热分析估算实现抽象化设计，并通过实现、提取、时序收敛、测试、分析及封装等环节达成设计收敛。

如今，系统级芯片（SoC）在单一硅芯片上集成了数量惊人的功能。系统级芯片通常包含处理器、数字逻辑电路、存储器和模拟元件，同时还集成了嵌入式软件。许多系统级芯片拥有数亿个逻辑门，且运算速度正朝着千兆赫兹（GHz）级别迈进。

如今，系统级芯片（SoC）设计面临的最大问题或许是不断攀升的开发成本。据行业估算，在 5 纳米（5nm）工艺节点下，系统级芯片的硬件与软件开发成本可能会突破 5 亿美元。

此外，漫长的开发周期会导致额外成本增加。若成本无法降低，采用先进工艺节点的系统级芯片（SoC）可能仅适用于少数大批量生产的应用场景。

此外，传统的单芯片系统级芯片（SoC）还存在一些固有劣势。其一，所有元件都被集成在同一工艺节点的单颗芯片上，但先进工艺节点下的模拟电路与射频（RF）电路设计难度极大。若设计团队尝试在先进工艺节点上实现模拟电路，不仅需要投入大量时间开发和测试所需的知识产权（IP）模块，还需应对与工艺相关的问题，例如工艺偏差（variability）和漏电（leakage）。

单芯片系统级芯片（SoC）面临的另一项挑战是混合信号集成与验证。将模拟电路与数字电路近距离放置会引发诸多问题。当然，也可将对干扰敏感的模拟元件或噪声较大的数字元件置于独立的集成电路（IC）中，但这就需要在不同封装之间传输信号 —— 这种方式不仅会增加功耗，还会降低性能。

最后，最先进的系统级芯片（SoC）设计正逐渐触及制造层面的物理尺寸限制（即掩模版尺寸限制）。当然，这类接近掩模版尺寸上限的芯片，其良率通常不会很高。

图1：典型的系统级封装（SiP）

图2：典型的堆叠封装（PoP）结构

长期以来，单芯片系统级芯片（SoC）方案之外的另一种选择，是将多颗裸芯片集成到单一封装内。例如，这种方式可实现对模拟 / 射频（RF）电路采用 28 纳米工艺，而对数字逻辑电路采用 10 纳米工艺。系统级封装（SiP，见图 1）与多芯片模块（MCM）这类术语，均指代上述多芯片集成技术 —— 在这些技术中，多颗芯片被装配在同一层压基板上，通过该基板实现芯片间的互连。此类技术早在 20 世纪 80 年代就已开始应用。

与系统级芯片（SoC）方案相比，系统级封装（SiP）方案具有多项优势，其中包括：模拟芯片、数字芯片和存储芯片等各类芯片，均可针对自身领域特性，采用最适配的技术工艺来实现。除逻辑电路、存储单元、模拟电路和射频（RF）功能外，现代系统级封装（SiP）还可能集成微机电系统（MEMS）元件，例如天线或反射镜等。

多年来逐步发展起来的另一种封装方案是堆叠封装（PoP，见图 2）—— 在该方案中，一个封装可直接安装在另一个封装的顶部，并通过模塑通孔（through molding vias）实现连接。堆叠封装组件虽可归为三维封装范畴，但该方案在性能、功耗、密度及外形尺寸方面，均无法达到真正的三维集成电路（3D-IC）水平。

当前最新发展的三维封装技术之一，是带有硅通孔（TSV，Through-Silicon Vias）的硅中介层 —— 这类中介层可实现从顶部金属层到背面金属层的直接连接。硅中介层在芯片与层压封装基板之间构建了另一层级的封装集成结构，能提供精度更高的芯片间互连。这种特性可提升性能并降低功耗，该技术通常被称为 2.5D-IC（二维半集成电路）设计，不过部分设计人员也会将其归入 “3D-IC”（三维集成电路）的范畴。与引线键合式系统级封装（SiP）相比，硅通孔（TSV）具有更低的电阻 – 电感 – 电容（RLC）寄生参数、更优的性能、更高的功耗节省率，且能实现更密集的集成。而与硅中介层方案相比，采用混合键合技术的垂直三维芯片堆叠，可实现更高层级的集成、更小的外形尺寸，以及更短的设计周期（见图 3）。本文将重点探讨三维集成技术，尽管为 3D-IC 开发的设计方法学，同样也非常适用于 2.5D-IC 硅中介层的设计。

图 3：典型的硅中介层设计（左）与三维集成电路（3D-IC）或三维集成示例（右）

与传统的系统级芯片（SoC）相比，三维集成电路（3D-IC）的优势可总结如下：

➢ 成本降低成为可能，因为并非所有功能（包括模拟电路和存储单元）都需要采用先进工艺节点。

➢ 满足高互连速度和带宽需求变得更加容易，而这些需求（的水平）将会达到。

➢ 先进存储技术与串并转换接口（SerDes）的（高互连速度和带宽需求）将达到 200 吉比特每秒（200Gbps）。

➢ 三维集成电路（3D-IC）可实现微型化，节省电路板以及终端产品中的空间。对于尺寸极为紧凑的移动设备而言，它们堪称理想之选。

➢ 三维集成电路（3D-IC）可降低功耗，因为不再需要大型驱动电路。三维堆叠结构能够使用功耗更低的小型输入 / 输出（I/O）驱动电路。此外，电阻 – 电感 – 电容（RLC）寄生参数的减少，也有助于降低功耗。

➢ 封装间的互连得以减少，从而实现了更快的性能和更优的功耗表现。

➢ 得益于模块化设计、“知识产权（IP）复用” 的可行性，以及可将模拟 / 射频（RF）电路保留在更成熟工艺节点的特性，产品的上市时间（Time to Market）可大幅缩短。

➢ 光子学或微机电系统（MEMS）等新兴技术有望集成到三维堆叠结构中。

尽管目前已有多种单点工具可用于设计三维集成电路（3D-IC），但具体的流程集成方法仍需各设计团队自行研发。这使得当前的三维集成电路设计工作面临不小的挑战：设计团队不得不花费更多时间编写脚本、为每个设计定制专属设计流程，而用于实际设计工作的时间则相应减少，且在此过程中还需做出诸多折中取舍。从单一系统级芯片（SoC）架构转向多芯片（或多芯粒）架构时，主要面临以下四大挑战：

➢ 顶层 / 系统级异构设计整合、规划与优化。

➢ 跨数字、模拟与射频（RF）领域的芯片、芯粒、封装及印刷电路板（PCB）的协同设计与协同分析。

➢ 早期布局前热分析。

➢ 一个能将这些技术无缝整合在一起的通用平台。

我们从顶层规划开始讲起。在这一环节，需要一种解决方案，能让跨领域的设计团队将抽象的设计表示形式录入到统一视图中。该解决方案的最终目标，是生成一份从芯粒到芯粒、再到封装乃至印刷电路板（PCB）的完全优化网表。这份网表将用于在签核阶段验证系统级设计的连接性。此外，相关数据库必须具备 “3D 感知能力”，能支持设计团队推导得出芯粒的最优三维堆叠方案。设计优化应基于早期的热分析与功耗分析结果，同时结合可布线性（缩短布线长度），理想情况下还需对各设计层级间的时钟偏差进行管控。通常，三维集成电路（3D-IC）架构要求对衬底进行减薄处理，这会导致整个三维堆叠结构的散热性能相对较差。因此，精准的热分析与热签核成为设计流程中至关重要的一环。

三维集成电路（3D-IC）的开发者需谨记，任何电子产品都包含三个不同层级的互连结构 —— 芯片、封装和电路板。若先完成芯片设计，再将其 “直接移交” 给封装与电路板设计师，最终无法得到兼具最优性能与成本效益的设计方案（即无法实现设计收敛）。正如本文前文所述，三维集成电路（3D-IC）设计是跨多个领域的协同工作。封装设计师清楚如何优化引脚分配以提升可布线性，但通常对集成电路（IC）本身的设计知之甚少；集成电路设计师虽能在芯片内部设置微凸点，却对该设计如何影响封装布局了解有限；而电路板（PCB）设计师则需将封装与电路板上的其他元件整合。三维集成电路（3D-IC）的设计，要求那些以往各自独立工作的团队展开紧密协作与协同设计。理想的三维集成电路（3D-IC）设计平台，必须能为所有设计领域的高效协同设计提供支持。若芯片、封装与电路板未采用协同设计模式，互连结构将无法实现优化，可能需要额外的过孔来传输不同点位间的信号。由此会引发一系列问题：性能下降、电路板可能需要增加额外层数，且电路板与封装的成本均可能上升。此外，缺乏协同设计还会导致时序、功耗与信号完整性无法达到最优状态。

图 4：系统级三维设计整合、规划与优化

最后，理想的三维集成电路（3D-IC）设计平台应为终端用户提供 “单一控制台” 式的设计体验。这意味着，用于规划、协同设计、分析与签核的所有单点工具，都应能在该设计平台中直接设置并运行（见图 4）。

提取与分析工具对于实现设计收敛至关重要。然而，现有提取与分析工具需针对三维集成电路（3DIC）进行功能扩展。例如，工具必须考虑硅通孔（TSV）、微凸点以及中介层布线的布局寄生参数。此外，分析工具还需具备 “三维感知能力”—— 需跨多个芯片（或芯粒），并延伸至系统级设计，对时序、信号完整性、功耗及热梯度展开分析。多芯粒设计必须通过静态时序分析（STA）进行验证，同时还需明确多个芯片（或芯粒）与封装之间的相互作用关系。此外，由于采用多芯粒三维架构会大幅增加需收敛的时序拐角数量，因此一种具备 “拐角缩减” 功能的新型静态时序分析（STA）解决方案已成为必需。

电磁干扰（EMI）是三维集成电路（3D-IC）可能面临的问题，这使得分析工具的潜在需求随之增加。多芯片封装的屏蔽效果弱于单芯片封装，因此，其电磁辐射泄漏的可能性更高。在此方面，多芯片（或多芯粒）三维设计的无缝集成解决方案，对终端产品的成功仍至关重要。

在三维堆叠结构中，物理验证面临着新的问题。例如，如何对整个系统级设计执行设计规则检查（DRC）与版图电路图一致性检查（LVS）？能否对整个堆叠结构进行时序验证？芯片裸片（die）之间是否存在串扰？

最后，为便于实现硅通孔（TSV）连接，需对晶圆进行减薄处理以制造三维集成电路（3D-IC）。这一过程会使晶圆产生应力，并增加其对热变化的敏感性。因此，需要在一系列热变化条件下测试并检查化学机械抛光（CMP）平整度，以确保晶圆不会出现翘曲、弯曲、开裂或断裂的情况（见图 5）。

图 5：集成式全面分析套件

三维集成电路的测试面临着诸多挑战，包括堆叠结构中芯粒的内部访问问题以及超薄晶圆的处理难题。值得庆幸的是，目前正在形成针对 3D-IC 测试的相关标准。务必确保您所使用的可测试性设计工具符合最新标准要求。与传统单晶粒集成电路测试相似，3D-IC 测试需要从两个层面考量——晶圆测试（针对裸芯片）与封装测试（组装封装后）。不同之处在于，3D-IC 制造包含更多中间工序，例如芯片堆叠与硅通孔键合。这为最终组装封装前的晶圆测试提供了更多检测窗口。

实施晶圆测试是优化成本控制的关键环节。若芯片存在缺陷，可在封装前予以剔除；若待封装后检测出故障，则需报废整个封装体。因此晶圆测试尤为必要——特别是在产品生命周期初期，当制程缺陷率可能仍处于较高水平时更是如此。

三维集成电路的晶圆级测试主要面临三大技术挑战。首先，部分探针技术无法应对硅通孔触点微缩化的间距与尺寸——传统探针通常仅支持数百个触点，而硅通孔结构可能需要数千个探测点。其次，探针测试会留下划痕，这可能影响后续键合工艺的可靠性。最后，晶圆测试需构建已知合格芯片堆叠结构，该过程要求将晶圆减薄约 75%以暴露硅通孔末端。但超薄晶圆在接触探针卡时，极易因机械应力而破损。三维集成电路还引入了新的晶粒内缺陷。这些缺陷可能源自晶圆减薄等新兴制造工艺，或由硅通孔与另一晶圆键合过程中产生。热效应同样是潜在的缺陷诱因——高密度堆叠的芯片组可能产生过量热能，而堆叠结构中不同材料的热膨胀系数差异会引发热机械应力。尽管制造工艺存在差异，最终呈现的故障类型（桥接故障、断路故障、延时缺陷）与传统集成电路中的故障形态相似。随着经验数据的不断积累，未来可能需要建立新的故障模型。

基于硅通孔的互连结构缺陷建模是一个新兴研究领域。这些缺陷可能出现在硅通孔的制造工艺环节或键合工艺阶段。值得欣慰的是，硅通孔引发的缺陷能够映射到现有故障模型，包括开路故障、短路故障、静态故障、延时故障及桥接故障等。然而当前亟需建立系统化方法，以实现硅通孔缺陷与已知故障类型的精准对应。

完善的 3D-IC 测试方案需构建这样的可测试性设计架构：既能通过芯片 I/O 端口提供控制与观测单个晶粒的高效途径，又支持多种测试访问模式（例如已知合格芯片测试或已知合格堆叠测试模式）。传统可测试性设计方法如片上压缩、边界扫描、存储器内建自测试、减引脚测试及用于全速测试的片上时钟技术，均具有广泛适用性，但需针对三维集成电路的可控性与可观测性目标进行配置优化。关键在于实现跨多晶粒的可测试性资源智能分配，在满足测试成本与产品质量要求的同时，最大限度降低面积开销。

若无法以成本效益方式实现三维集成电路的设计制造，并保证符合市场窗口期的研发周期，该技术或将永远难以突破整合器件制造商（IDM）的藩篱，无法迈入主流应用领域。唯有构建包含半导体设计公司、EDA 供应商、IP 供应商、晶圆代工厂及封测服务商在内的健全供应链生态体系，这一目标方能实现。从多维度来看，封测企业相较于晶圆厂可能更具优势——因其在系统级封装（SiP）领域的技术积淀，早已练就了整合全球多家晶圆厂基板与基材的跨供应链协同能力。

晶圆代工厂需持续完善三维集成电路的设计规则，构建模型库并提供工艺设计工具包（PDK）及参考流程。然而更关键的是，其职能范畴需向三维封装领域延伸 ——通过提供组装设计工具包（ADK），将技术覆盖范围从三维集成进一步拓展至三维封装层面（见图 6）。

ADK 中的”A”代表组装（Assembly），这是助力设计团队迈入三维集成电路领域的关键要素。组装规则通常以贴装设备为基础，该设备将实现 3D-IC 设计组装的自动化。ADK 的其他组成部分还包括系统级库与模型，以及用于芯粒间接口电气特性验证的合规性工具包。

图 6：应用开发工具包（ADK）的典型组件

结论

三维集成电路已成为半导体产业的重要发展趋势。该技术在多类应用场景中展现出显著的功耗、性能与尺寸规格优势，并有望缓解系统级芯片（SoC）开发成本持续飙升的压力。由于设计人员能够堆叠不同工艺节点的芯片，如今不再需要将模拟/RF 等所有系统组件强制迁移至单一工艺节点。

正当设计流程的挑战逐步攻克之际，要将三维集成电路推向主流用户的大规模量产仍任重道远。当前亟需在系统级架构探索、三维布图规划、设计实现、参数提取/分析、测试及芯片封装协同设计等领域建立新的技术能力。为实现优化、高效且成本可控的设计，3D-IC 流程需支撑统一的设计意图、抽象化协同以及物理制造数据的多域收敛。唯有构建涵盖晶圆厂、IP 供应商、EDA 厂商和封测企业的标准化产业生态，配套完善的设计工具包与参考流程，才能打通三维集成的产业化路径。

实现高性价比的三维集成电路设计需要芯片、封装与电路板三大领域的协同设计。楷登凭借其在模拟与数字实现、封装及 PCB 设计工具领域的全面解决方案，在支持 3D-IC 技术革命方面占据独特优势，能够为成本优化的三维集成电路设计提供不可或缺的技术能力。