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OrCAD Capture CIS

OrcadCaptureCIS/AllegroDesignEntryCIS16.6新增功能列表,如下,具体内容及相关操作见技术白皮书。1.在Capture下运行SigXplorer进行信号完整性分析2.从菜单中放置PSpice元件3.配置菜单和工具栏4.设计和库文件保存功能的扩展5.查找功能的扩展6.NetGroup使用模型的升级7.查询并替换Off-PageConnector(端口连接符)8.Cache更新扩

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OrCAD 16.6 Lite Download

Cadence公司的OrCAD®®PCB设计技术包括一个完整的,具有成本效益的PCB设计解决方案,从设计输入到最终输出。为了成功地实现项目目标,PCB设计师和电气工程师需要能够在整个PCB设计流程无缝强大,直观和集成技术。的OrCADPCB设计技术提供了完全集成的前端设计,模拟/信号完整性仿真,以及布局和布线的提高生产力,缩短产品上市时间的

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Allegro高级教程之基于Xnet的网络等长设置

高速PCB板布线过程中,经常遇到等长设置问题,例如DDR的一组数据线和地址线,但是由于数据线和地址线中间有一个电阻(或排阻),这种情况下设置等长就要引入Xnet的概念,通过设置Xnet的等长来确保数据线和地址线的等长。由无源、分立器件(电阻、电容、电感)连接起来的几段网络的组合称为Xnet,如图:本文介绍在Allegro中如何创建一组

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Allegro基础教程之PCB外形尺寸标注模块介绍

Allegro允许用户进行多种类型尺寸的标注,例如线性标注、角度标注、直径/半径标注、元件次序标注等。本文就Allegro的尺寸标注环境做系统介绍。关键字:Cadence教程、Allegro教程、AllegroPCB、Allegro技术专题、尺寸标注

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Allegro基础教程之Allegro后处理方法之Thieving功能介绍

Thieving是指在PCB设计中添加覆铜点或取样点的操作技术,是为了保持PCB在电镀时板上各点镀铜厚度均匀,避免该区域铜箔过度电镀的情况发生。添加的取样点以过孔形式表示,执行Thieving命令后,软件自动添加取样点,如图:关键字:Cadence教程、Allegro教程、AllegroPCB、PCB设计、thieving

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Allegro高级教程之高速设计规则约束管理

对于高频电路而言,势必会产生传输线效应和信号完整性问题,怎样利用PCB的布线来保证整个高频系统实施是设计关键。为了避免高速电路的传输效应,必须严格控制关键网络的走线长度,合理规划走线的拓扑结构。本文就针对高速电路中的布线规则约束做一个系统的介绍。关键字:Cadence教程、Allegro教程、AllegroPCB、PCB设计、PCB约束

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Allegro高级教程之元件嵌入式布局解决方案(Embedded Components)

随着高密度、微型化电路板设计需求的不断提高,有必要考虑将无源甚至有源器件内嵌到PCB板中,以达到电路板体积小、重量轻的目的。比如移动电子产品、数码产品的设计中就会用到这种器件内嵌技术。CadenceRelease16.5提供了强大的器件内嵌解决方法(EmbeddedComponents),用户可以更方便的应用AllegroPCBEditor完成一些高密度、微

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Allegro基础教程之测试点生成和添加方法

电路板加工完成后需要进行测试,即检测所有元件引脚间的连接,确保没有短路和断路的情况出现。本文主要介绍Allegro中测试点的添加和测试夹具的输出方法。关键字:Cadence教程、Allegro教程、AllegroPCB、PCB设计、测试点、testpoint

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Allegro基础教程之Allegro PCB设计输出流程介绍

电路设计没有问题,就可以进行PCB的后续输出工作,即输出供制板厂家制板用的钻孔文件和光绘文件了。本文主要对AllegroPCB的输出流程做简要介绍,主要包括钻孔文件和光绘文件的设置和输出。关键字:Cadence教程、AllegroPCB教程、AllegroPCB、PCB设计、钻孔文件、钻孔图、光绘文件、silkscreen、artwork

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