- 为客户提供业内首个具有大规模并行和分布式架构的完全自动化环境
- 支持无限容量的设计优化和签核,周转时间缩短至一夜,同时大幅降低设计功耗
- 支持云的解决方案,推动新兴设计领域的发展,包括超大规模计算、5G 通信、移动、汽车和网络
因此,通过与 Cadence Innovus™ Implementation System 和 Tempus™ Timing Signoff Solution 共享同一个引擎,并行全芯片优化得以实现,模块所有者无需进行反复迭代,设计师也可以快速做出优化和签核决定。此外,与 Cadence Cerebrus™ Intelligent Chip Explorer 配合使用,有助于提升模块级到全芯片签核收敛的工作效率。
- 创新的可扩展架构:Cadence Certus Closure Solution 的分布式分层优化和签核架构是云执行的理想选择,在云和本地数据中心环境中均可运行
- 增量签核:只针对设计中经过变更的部分提供灵活的重置和替换,进一步加快最终签核速度
- 提高工程设计效率:完全自动化的流程,减少了在多个团队中进行多次冗长迭代的需要,加快产品上市
- SmartHub 界面:增强的交互式 GUI,支持交叉探测,以进行详细的时序调试,推动最后的设计收敛
- 3D-IC 设计效率:与 Cadence Integrity™ 3D-IC Solution 紧密集成,帮助用户收敛异构工艺中裸片间的时序路径
“如今,每次迭代通常需要设计团队花费 5 – 7 天的时间来满足芯片级签核时序和功耗要求,采用以往的方法无法提供高效设计收敛所需的团队合作和用户体验,我们密切关注设计界的需求,推出了新的 Cadence Certus Closure Solution,为客户提供了创新的芯片级优化和签核环境,在几个小时内即可实现出色的 PPA 结果。有了这款新的解决方案,我们将帮助客户实现生产力目标,尽快将产品推向市场。”
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SoC 设计与技术事业部副总裁
Paolo Miliozzi 博士
数字设计技术部高级首席工程师
蓑田 幸男先生