双方合作让共同客户轻松采用 Cadence 数字全流程,以领先的设计实现和签核技术完成超低功耗设计
2021 年 7 月 15 日——楷登电子(美国 Cadence 公司,NASDAQ:CDNS)今日宣布 Cadence 优化的数字全流程已获得联华电子 22 纳米超低功耗(ULP)与 22 纳米超低电压(ULL)制程技术认证,以加速消费、5G 和汽车应用设计。该流程结合了用于超低功耗设计的先进设计实现和签核技术,协助共同客户完成高品质的设计并实现更快的芯片流片(Tapeout)流程。
- 优异的设计实现和优化引擎:从 RTL 到 GDSII 完全整合的引擎,让使用者能够实现功耗、性能和面积(PPA)目标并缩短上市时间。
- 最佳签核收敛:Cadence 提供一整套具有完全整合的布局布线、时序签核、物理验证和 IR 压降/电源签核功能的数字流程,以更少的迭代提供无与伦比的最终设计收敛,协助及时交付先进制程产品。
- 低功耗标准参数开发和特征化:联电采用以 Cadence Liberate 参数特征化解决方案套件为基础的广泛数位全流程方案,取代了原有的参数库特征化工具,是实现先进时序和功耗分析、优化和签核流程的关键部分。