Allegro design entry HDL_datasheet

 Cadence Allegro Design Entry HDL系统互连设计平台可以为PCB设计、封装和系统级封(SiP)提供完整和可扩展的技术。设计创建于原理图，也可以创建于电子表格和HDL(Verilog语言)。Cadence设计创建技术与Allegro PCB Editor和Allegro约束管理系统紧密集成，可以为约束驱动的PCB设计提供强健和高度定制化的解决方案。它支持企业吸收和建立含有多种特性和实用工具，可加速PCB设计创建。除典型的复制/粘贴特性外，它还支持页面级、模块级、设计级设计复用。多个用户可以同时进行设计，在对时间要求高的项目上赋予了设计团队亟需的灵活性。与Cadence Incisive仿真器和Cadence Ps-pice®仿真的集成，可分别实现数字和模拟仿真。