OrCAD PCB SI
Cadence OrCAD PCB SI信号完整性技术
Cadence OrCAD Signal Explorer能帮助电子设计工程师们解决在电路板设计过程当中遇到的信号完整性问题，这些问题在原理图设计阶段到PCB元器件的布局和布线过程中一直存在。它可以进行布线前和布线后的网络拓扑结构提取、信号仿真分析和验证，允许用户制定设计规则来驱动网络的互连方式来提高PCB设计的稳定性。
随之电子线路的设计密度、复杂度的不断提高、信号的上升沿速率也越来越快，这会带来很多信号完整性的问题，并可能会导致使设计周期变长、设计过程出现反复的迭代、同时也增加了产品的成本。从设计初期到元器件的布局布线，Cadence OrCAD Signal Explorer帮助电子设计工程师们解决了这些在设计过程当中遇到的问题。
- 各种信号完整性问题对设计从前端到后端提出了新的要求，可以满足使用户很轻松的实现对后布线拓扑结构的提取，以及复杂PCB板高速互联的仿真分析与验证。集成式的设计和分析环境无需转换设计数据库就可对电路板进行仿真和分析。
- Cadence OrCAD Signal Explorer与Cadence OrCAD PCB Editor完整结合减少了元器件数据库在转换过程当中可能出现的问题。工程师现在可以在设计周期的任意阶段、在电路板局部布局或者全程布局的时候、在局部布线或者完成布线的时候，在没有网络或者PCB数据库的情况下进行信号完整性分析和拓扑结构提取。
- OrCAD Signal Explorer软件包括有：Tlsim仿真引擎、SigXplorer拓扑编辑模块、SigWave波形显示模块、模型编辑器和各种类型模型转换模块。IBIS模型标准可以完全转换为Cadence DML(器件模型语言)模型，可以实现晶体管级模型和SPICE仿真器同时运行。
优势
- 可在设计周期的任意阶段进行布线前和布线后的信号完整性分析，确保设计遵守约束规则。
- 测试、分析和互连拓扑结构的设计提高了电路的可靠性、改善了电路的性能、减少了对原型的修改。
- 无需从OrCAD PCB Editor导入需要提取的拓扑结构，再转换设计数据库去执行仿真。
- 提供了一个容易使用的模型编辑环境，能创建、使用和验证各种模型，快速改进了模型仿真的性能。
Cadence OrCAD PCB SI信号完整性技术
Cadence OrCAD Signal Explorer能帮助电子设计工程师们解决在电路板设计过程当中遇到的信号完整性问题，这些问题在原理图设计阶段到PCB元器件的布局和布线过程中一直存在。它可以进行布线前和布线后的网络拓扑结构提取、信号仿真分析和验证，允许用户制定设计规则来驱动网络的互连方式来提高PCB设计的稳定性。
随之电子线路的设计密度、复杂度的不断提高、信号的上升沿速率也越来越快，这会带来很多信号完整性的问题，并可能会导致使设计周期变长、设计过程出现反复的迭代、同时也增加了产品的成本。从设计初期到元器件的布局布线，Cadence OrCAD Signal Explorer帮助电子设计工程师们解决了这些在设计过程当中遇到的问题。
- 各种信号完整性问题对设计从前端到后端提出了新的要求，可以满足使用户很轻松的实现对后布线拓扑结构的提取，以及复杂PCB板高速互联的仿真分析与验证。集成式的设计和分析环境无需转换设计数据库就可对电路板进行仿真和分析。
- Cadence OrCAD Signal Explorer与Cadence OrCAD PCB Editor完整结合减少了元器件数据库在转换过程当中可能出现的问题。工程师现在可以在设计周期的任意阶段、在电路板局部布局或者全程布局的时候、在局部布线或者完成布线的时候，在没有网络或者PCB数据库的情况下进行信号完整性分析和拓扑结构提取。
- OrCAD Signal Explorer软件包括有：Tlsim仿真引擎、SigXplorer拓扑编辑模块、SigWave波形显示模块、模型编辑器和各种类型模型转换模块。IBIS模型标准可以完全转换为Cadence DML(器件模型语言)模型，可以实现晶体管级模型和SPICE仿真器同时运行。
优势
- 可在设计周期的任意阶段进行布线前和布线后的信号完整性分析，确保设计遵守约束规则。
- 测试、分析和互连拓扑结构的设计提高了电路的可靠性、改善了电路的性能、减少了对原型的修改。
- 无需从OrCAD PCB Editor导入需要提取的拓扑结构，再转换设计数据库去执行仿真。
- 提供了一个容易使用的模型编辑环境，能创建、使用和验证各种模型，快速改进了模型仿真的性能。
OrCAD Signal Explorer
Cadence Allegro Design Authoring
Allegro Pspice Simulator
在较大的电路设计系统上，PCB设计团队需要快速、可靠的仿真软件来实现对设计的收敛。Cadence Allegro PSpice®System Designer提供PCB设计人员的仿真技术是把电路仿真环境与PCB布局布线设计环境完全集成在一起，构成一个完整的统一集成环境。设计师通过集成模拟和事件驱动数字仿真，可以在不牺牲精度的情况下提高仿真速度。同时，使用PSpice高级分析功能，设计师可以最大限度的提高电路的性能、提高成品率和可靠性。
OrCAD PCB Designer
OrCAD PCB Designer提供了PCB从概念到生产所有环节所需要的设计解决方案，它具有灵活可扩展特点且经过产品设计验证，市场覆盖了从智能控制、工业机器人、汽车和航空航天等，OrCAD PCB Designer Standard和OrCAD PCB Designer Professional产品均可帮助客户在当今的电子市场保持一定的竞争力。OrCAD PCB 设计解决方案可以缩短设计周期，挑战新兴的软硬结合基板设计，可大大加快产品上市时间，实现设计目标。
Allegro PCB Design Solution
Cadence OrCAD FPGA System Planner
OrCAD PSpice Designer
OrCAD PSpice Designer是一款高性能的、经过工业级设计验证的数模混合电路仿真和波形查看仿真工具，作为全球最流行的、通用的、元器件和IC模型可扩展的混合电路仿真器，OrCAD PSpice软件仿真技术适用于许多行业领域的产品设计中，如航空航天、医疗、电力电子和汽车等行业，也广泛应用于一些研究机构作为设计参考实现来使用。它能够模拟你的设计从简单的电路，复杂的电路，功率电源系统到射频系统和定制的IC设计。内置数学函数，ABM行为建模，电路优化，机电系统联合仿真，其电路模拟仿真环境已经远远超过一般意义的电路仿真软件。
Cadence SiP Layout
OrCAD Sigrity ERC
Sigrity™ ERC(电气规则检查)拥有电气规则检查的功能,这能让电路板设计者在没有仿真模型或者足够的信号完整性专业能力的情况下, 简单而快捷地分析信号质量的问题和原因。
由于使用了工业和市场领先的Cadence Sigrity技术, Sigrity ERC超越了简单的基于几何的设计规则检查, 分析到那些通常只能被专业SI/PI工具发现的信号质量问题。
OrCAD PCB Productivity Toolbox
OrCAD PCB Productivity Toolbox提供了一套实用工具，旨在通过启用或简化当前常见或新兴的许多设计任务来提高PCB设计人员的工作效率,工具箱实用程序直接集成到OrCAD PCB编辑器环境中，也遵守其一贯的执行风格，对设计人员的工具使用习惯几乎没有影响。
Cadence OrCAD Capture CIS
Cadence OrCAD Capture CIS全球应用最多且经过生产验证的原理图输入工具和强大的元件信息管理系统。Cadence OrCAD Capture CIS集成强大的原理图设计功能，其特点主要是具有快捷的元件信息管理系统（CIS），并具有通用PCB设计入口。扩展的CIS功能可以方便地访问本地元件优选数据库和元件信息。通过减少重新搜索元件信息或重复建库,手动输入元件信息，维护元件数据的时间，从而可以提高生产率。无论是设计全新的模拟，数字，或混合信号电路，还是修改现有电路板的电路原理图，或进行层次结构电路图设计，OrCAD Capture CIS提供电路设计从构思到生产所需的一切。
Cadence OrCAD Capture原理图输入
OrCAD Capture CIS
Orcad Capture CIS/ Allegro Design Entry CIS 16.6新增功能列表，如下，具体内容及相关操作见技术白皮书。
1. 在Capture下运行SigXplorer进行信号完整性分析
2. 从菜单中放置PSpice元件
3. 配置菜单和工具栏
4. 设计和库文件保存功能的扩展
5. 查找功能的扩展
6. NetGroup使用模型的升级
7. 查询并替换Off-Page Connector（端口连接符)
8. Cache更新扩展
9. 为元器件设置 User Assigned Flag.
10. 实现同一个设计中不同层次电路图的自动顺序编号
11. 数据库压缩与处理能力的增强
12. 打开由低版本软件生成的设计文件
13. 关闭所有标签页
14. DRC功能扩展
15. Project SaveAs功能的扩展
16. 学习资料
II. Capture 16.6中已经解决的重要问题
1、CCR 1065649: 兼容16.5和16.3版本问题
2、CCR 730224:对库文件进行了更新但没有更新信息
3、CCR 724738:Update/Replace Cache对用户定义的引脚形状无效
OrCAD PCB Designer-U-Creative.pdf