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IBM EMSAT SI/PI Rules Check

易用高效的SI/PI规则检查程序

EMSAT-SI是一个SI/PI规则检查程序,可以导入流行的版图文件,并且快速检查PCB设计中违反SI/PI规则的地方。用户可以为SI/PI指定多种多样的关键网络/器件,如I/O网络,电源/地网络,时钟网络,去耦电容。EMSATA-SI通过对SI/PI关键网络的挨个检查,摆脱了枯燥的人工检查,并大大减少了人工错误。待规则检查完成后,违反SI/PI的部分可参在Allgero,EMSAT-UV,HTML文档中图形化显示。


EMSAT-SI是一个SI/PI规则检查程序,可以导入流行的版图文件,并且快速检查PCB设计中违反SI/PI规则的地方。用户可以为SI/PI指定多种多样的关键网络/器件,如I/O网络,电源/地网络,时钟网络,去耦电容。EMSATA-SI通过对SI/PI关键网络的挨个检查,摆脱了枯燥的人工检查,并大大减少了人工错误。待规则检查完成后,违反SI/PI的部分可参在Allgero,EMSAT-UV,HTML文档中图形化显示。

易用高效的SI/PI规则检查程序

产品优势:

  • 无需仿真进行快速分析
  • 摆脱枯燥的检查,降低人工错误
  • 提供16个重要的SI/PI规则
  • 通过用户控制及高级算法规则最大限度减少无用报告结果
  • 导入所有流行的版图文件
  • 与Allegro环境紧密集成
  • 直接在非Allegro版图文件中高亮报错结果

EMSAT-SI是一个SI/PI规则检查程序,可以导入流行的版图文件,并且快速检查PCB设计中违反SI/PI规则的地方。用户可以为SI/PI指定多种多样的关键网络/器件,如I/O网络,电源/地网络,时钟网络,去耦电容。EMSATA-SI通过对SI/PI关键网络的挨个检查,摆脱了枯燥的人工检查,并大大减少了人工错误。待规则检查完成后,违反SI/PI的部分可参在Allgero,EMSAT-UV,HTML文档中图形化显示。

为何使用SI/PI规则检查器?

在产品设计中,SI/PI的性能好坏对电子系统的成功与否至关重要。设计必须考虑成本,并且在第一次设计周期中就达到性能要求。一个PCB板的SI/PI性能与关键器件与网络设计的相关度较大。在当今的多层板设计中,人工检查会耗费大量的时间,并导致许多人工失误。传统的方式会导致产品无法快速达到SI/PI性能要求,并为了达到SI/PI的性能要求不断的增加设计返工次数。这种多次循环的设计不仅意味着更多的费用消耗,也会推迟产品的发会时间, 从而对公司的利润产生极大影响。

EMSAT4

EMSAT5


什么是EMSAT-SI

EMSAT-SI是一个快速精确检查PCB设计中违反SI/PI规则的程序。用户可以为他们独特的目标设计合适的参数。每一个EMSAT-SI优化规则都是为独特的版图设计的,当然它们也适用于更大范围的PCB和IC封装设计。

什么是SI/PI设计规则

EMSAT-SI提供了16个重要的SI/PI PCB规则。每一个规则都被全波仿真工具,实验室测试,实际产品测试过。SI专家定期发布板子设计规则和经验分享。

EMSAT-SI规则包括:

网络完整性

  • 网络长度
  • 网络耦合
  • 网络组匹配
  • 裸露关键网络长度
  • 网络分支
  • 网络跨分割
  • 网络与参考面边缘距离
过孔完整性
  • 未连接的过孔焊盘
  • 过孔之间的重叠
  • 过孔网络耦合

电源完整性

  • 电源/地走线
  • 去耦电容密度
  • 电源引脚与电容距离
  • IC电源/地引脚与换层过孔距离
  • 去耦电容与换层过孔距离
  • 电源/地走线去耦

支持自定义

SI/PI 规则违反显示

一旦在PCB上出现违反规则的情况,如何快速的找到这些地方对于按时完成设计是至关重要的。这些报错信息能够在Allegro或EMSAT-UV(EMSAT的衍生产品)上图形化显示。EMSAT-UV为大多数的版图文件提供了一个通用的查看方式,用户点击选择的错误信息,视图就会自动定位到违反规则所在的位置,并且高亮网络,或高亮一个违反周围的适当的区域。Allegro用户会非常享受其与Allegro PCB Editor的集成。

操作系统

  • 支持Windows7,Windows2000/XP,Linux,AIX
  • 相关产品
  • EMSAT
  • EMSAT-UV

OrCAD Signal Explorer

Cadence OrCAD Signal Explorer能帮助电子设计工程师们解决在电路板设计过程当中遇到的信号完整性问题,这些问题在原理图设计阶段到PCB元器件的布局和布线过程中一直存在。它可以进行布线前和布线 后的网络拓扑结构提取、信号仿真分析和验证,允许用户制定设计规则来驱动网络的互连方式来提高PCB设计的稳定性。

Cadence Allegro Design Authoring

系统厂商一直以来都在寻求以尽可能低的成本创新产品, 这迫切需要一种方法来创造性的产品设计---要求更短、更可预测的设计周期。随着新的标准接口、体系架构和实现方法等设计要求的不断加强,硬件设计师需要一个完整的设计输入解决方案来平衡不断发展的技术和方法的需要。Cadence Allegro Design Authoring是一种可扩展的、易用的设计解决方案,使用图表和电子表格界面来加快设计意图的实现过程(集成可驱动性的高速设计约束)。

Allegro Pspice Simulator

在较大的电路设计系统上,PCB设计团队需要快速、可靠的仿真软件来实现对设计的收敛Cadence Allegro PSpice®System Designer提供PCB设计人员的仿真技术是把电路仿真环境与PCB布局布线设计环境完全集成在一起,构成一个完整的统一集成环境设计师通过集成模拟和事件驱动数字仿真,可以在不牺牲精度的情况下提高仿真速度。同时,使用PSpice高级分析功能,设计师可以最大限度的提高电路的性能、提高成品率和可靠性

OrCAD PCB Designer

OrCAD PCB Designer提供了PCB从概念到生产所有环节所需要的设计解决方案,它具有灵活可扩展特点且经过产品设计验证,市场覆盖了从智能控制、工业机器人、汽车和航空航天等,OrCAD PCB Designer Standard和OrCAD PCB Designer Professional产品均可帮助客户在当今的电子市场保持一定的竞争力。OrCAD PCB 设计解决方案可以缩短设计周期,挑战新兴的软硬结合基板设计,可大大加快产品上市时间,实现设计目标。

Allegro PCB Design Solution

        随着半导体工业的发展,产生了越来越多的新型半导体器件,这也对设计带来了更大的技术挑战,比如器件引脚越来越多,而引脚间距越来越小,如BGA器件。此外,新型器件所应用的标准接口,如DDR3,DDR4,PCI Express Gen3,USB3.0等,需要采用新的方法进行电路设计。为了解决这些问题,PCB设计人员需要找到更好的解决方案来应对新技术带来的各种挑战。

Cadence OrCAD FPGA System Planner

      当工程师在PCB板上设计大规模引脚FPGA时,他们将遇到一些挑战:包括创建最初引脚分配、FPGA与原理图相结合、以及确保FPGA的合理布线。Cadence OrCAD FPGA System Planner正是为了应对如此的挑战,该模块为FPGA和PCB的协同设计提供了一个完整 的、并具有可扩展性的解决方案,它能使以创建最优“器件-规则-准确”为目标的引脚分配过程自动进行。使用自动引脚分配综合技术来 代替以前容易出错的手动操作过程,就可通过这个独特的布局解决方 案减少在PCB板设计过程当中出现的反复迭代次数,同时缩短了创建最优引脚分配所需要的时间。 

OrCAD PSpice Designer

OrCAD PSpice Designer是一款高性能的、经过工业级设计验证的数模混合电路仿真和波形查看仿真工具,作为全球最流行的、通用的、元器件和IC模型可扩展的混合电路仿真器,OrCAD PSpice软件仿真技术适用于许多行业领域的产品设计中,如航空航天、医疗、电力电子和汽车等行业,也广泛应用于一些研究机构作为设计参考实现来使用。它能够模拟你的设计从简单的电路,复杂的电路,功率电源系统到射频系统和定制的IC设计。内置数学函数,ABM行为建模,电路优化,机电系统联合仿真,其电路模拟仿真环境已经远远超过一般意义的电路仿真软件。

Cadence SiP Layout

      系统级封装(SiP)的实现为系统架构师和设计师带来了新的障碍。传统的EDA解决方案未能将高效的SiP发展所需的设计流程自动化。通过启动和集成设计理念的探索,捕捉,构建,优化,以及验证复杂的多芯片和PCB组件的分立基板,Cadence的SiP设计技术简化了多个高引脚数的芯片与单一基板间的集成。

OrCAD Sigrity ERC

Sigrity™ ERC(电气规则检查)拥有电气规则检查的功能,这能让电路板设计者在没有仿真模型或者足够的信号完整性专业能力的情况下, 简单而快捷地分析信号质量的问题和原因。
由于使用了工业和市场领先的Cadence Sigrity技术, Sigrity ERC超越了简单的基于几何的设计规则检查, 分析到那些通常只能被专业SI/PI工具发现的信号质量问题。


OrCAD PCB Productivity Toolbox

OrCAD PCB Productivity Toolbox提供了一套实用工具,旨在通过启用或简化当前常见或新兴的许多设计任务来提高PCB设计人员的工作效率,工具箱实用程序直接集成到OrCAD PCB编辑器环境中,也遵守其一贯的执行风格,对设计人员的工具使用习惯几乎没有影响。


Cadence OrCAD Capture原理图输入

Cadence OrCAD Capture是一款具有简单易用、功能特点丰富的电路原理图输入工具。由于它简单直观的使用模式和易用性使其成为全球最受欢迎的设计输入工具。同时具有元件信息管理系统(CIS)可以在线访问或从中心元件数据库中调用元器件符号,可以极大的提高电路图的绘制效率。

OrCAD Capture CIS

Orcad Capture CIS/ Allegro Design Entry CIS 16.6新增功能列表,如下,具体内容及相关操作见技术白皮书。

1.   在Capture下运行SigXplorer进行信号完整性分析

2.      从菜单中放置PSpice元件

3.      配置菜单和工具栏

4.      设计和库文件保存功能的扩展

5.      查找功能的扩展

6.      NetGroup使用模型的升级

7.      查询并替换Off-Page Connector(端口连接符)

8.      Cache更新扩展

9.      为元器件设置 User Assigned Flag.

10.        实现同一个设计中不同层次电路图的自动顺序编号

11.        数据库压缩与处理能力的增强

12.        打开由低版本软件生成的设计文件

13.        关闭所有标签页

14.        DRC功能扩展

15.        Project SaveAs功能的扩展

16.        学习资料

II. Capture 16.6中已经解决的重要问题

1、CCR 1065649: 兼容16.5和16.3版本问题

2、CCR 730224:对库文件进行了更新但没有更新信息

3、CCR 724738:Update/Replace Cache对用户定义的引脚形状无效

序号 文件名称 文件大小 上传时间
1    2020-04-01
2   OrCAD PCB Designer-U-Creative.pdf 1.04MB 2020-03-20
3   Cadence OrCAD FPGA System Planner.pdf 6.83MB 2020-03-25
4   Allegro_PCB_Design.pdf 2.67MB 2020-03-20
5   OrCAD PCB Designer-U-Creative.pdf 1.04MB 2020-03-20
6   Allegro Pspice Simulator.pdf 8.94MB 2020-03-20
7   Cadence Allegro Design Authoring.pdf 7.37MB 2020-03-19
8   OrCAD Signal Explorer.pdf 4.89MB 2020-03-18
9   orcad-productivity-toolbox-U-Creative.pdf 5.31MB 2020-03-14
10   OrCAD Sigrity ERC 404 KB 2011-09-07
11   Cadence PCB Designer_datasheet.pdf 904 KB 2010-11-18
12   Cadence OrCAD Capture原理图输入.pdf 849 KB 2010-11-18