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Sigrity OptimizePI

OptimizePI-自动化的成本性能优化平衡工具

OptimizePI是业界第一款自动化的性能与成本优化工具,允许用户直接选择最佳性价比,最佳性能等优化目标,OptimizePI将为用户从海量的组合方案中选出最符合优化目标的方案供用户选择,用户也可以进行What-i分析,动态评估PDN性能与成本的关系。最新的版OptimizePI也提供EMI电容的优化。

Optimize PI是针对PCB和封装的频域仿真工具,通过前仿真和后仿真实现电容方案的选型和优化,进而提高系统或器件的性能。它能够帮助设计者综合考虑PCB或封装的电源分配网络(PDS)去耦电容的性能和成本。通常可以节省15%到50%的成本,通过分析可以确保系统或器件的PDS实现最佳性能。Optimize PI基于Cadence的电磁场电路混合引擎并结合专有的优化算法,帮助用户快速得到最佳的电容波方案及布局方案。

Optimize PI主要特点:

  • 自动选择和放置去耦电容
  • 减小PCB 和IC 封装中去耦电容的过设计
  • 减小新老产品设计中PDS的成本
  • 制定出高效的去耦电容的设计规则
  • 重新获得不需要的去耦电容所占据的设计区域
  • 动态评估PDS 成本和性能
  • 结合PCB和封装优化PDS性能
  • 创建最低成本、最佳性能的去耦电容放置表
  • 确定EMI电容的数量和位置

OptimizePI-自动化的成本性能优化平衡工具

OptimizePI是业界第一个也是目前为止唯一一个能够综合考虑PDS性能和成本的解决方案。它应用Sigrity专利的电磁分析和优化算法可以使PCB板或IC封装PDS网络的性能或成本达到最优。它还是一个高度自动化的工具,它可以帮助设计人员自动地在合适的位置放置合适容值的去耦电容,来确保产品设计以最低的成本或最小的面积满足电源分配系统(PDS)的性能目标,或者在不增加电容种类的情况下实现最佳的PI性能。


OptimizePI有以下主要功能:

  • 进行保持PI性能不变情况下的最低成本设计
  • 进行基于现有电容种类情况下的最佳PI性能设计
  • 找到对系统PI性能影响最小的电容序列
  • 进行保持PI性能不变情况下的最小面积设计
  • 针对不同电容的容值波动,得到系统阻抗的波动统计范围
  • 进行What-if的分析,动态评估PDS性能和成本的关系
  • 进行包括IC芯片、封装和PCB板级在内的系统级性能/成本优化
  • 评估布局布线前去耦电容的放置方案
  • 自动化流程选择和放置去耦电容,减小产品中去耦电容的过设计
  • 创建最低成本、最佳性能、电容效果最小和面积最小等典型应用下的去耦电容放置表
  • 观察每种优化方案中去耦电容在PCB中的实际放置情况以及各电容位置的环路电感
  • 优化电源系统EMC性能

减小去耦电容的过设计

用OptimizePI通常可以节省15%到50%的成本,对那些去耦电容很多以及板子产量特别大的设计来说效果最为明显。成本的节省主要是通过减少去耦电容的数目和采用价格更低的电容来实现的。然而,一些半导体供应商可能会向用户推荐使用足够数量的去耦电容,但是这常常会导致过设计。OptimizePI则可以帮助用户减小这部分过设计从而获得更大的市场优势。


保证PDS的性能

OptimizePI是在确保了PDS性能不变的基础上实现了成本的降低。Sigrity的优化过程考虑了去耦电容的类型、元器件的成本以及放置位置等各种因素对PDS系统的影响。OptimizePI建议的方案是所有可行设计方案中性价比最佳的方案,性能的计算依据的是全部频率点上所有阻抗观测点位置总体PDS的性能。此外,还可以分别指定各关键器件的性能指标以及指定具体的频段来进行优化。

如果希望实现最佳性能,并且原有电容种类和PCB总成本均保持不变,则可以根据优化结果中的性能Vs成本曲线来挑选一个平均阻抗比最小的设计方案。



OrCAD Signal Explorer

Cadence OrCAD Signal Explorer能帮助电子设计工程师们解决在电路板设计过程当中遇到的信号完整性问题,这些问题在原理图设计阶段到PCB元器件的布局和布线过程中一直存在。它可以进行布线前和布线 后的网络拓扑结构提取、信号仿真分析和验证,允许用户制定设计规则来驱动网络的互连方式来提高PCB设计的稳定性。

Cadence Allegro Design Authoring

系统厂商一直以来都在寻求以尽可能低的成本创新产品, 这迫切需要一种方法来创造性的产品设计---要求更短、更可预测的设计周期。随着新的标准接口、体系架构和实现方法等设计要求的不断加强,硬件设计师需要一个完整的设计输入解决方案来平衡不断发展的技术和方法的需要。Cadence Allegro Design Authoring是一种可扩展的、易用的设计解决方案,使用图表和电子表格界面来加快设计意图的实现过程(集成可驱动性的高速设计约束)。

Allegro Pspice Simulator

在较大的电路设计系统上,PCB设计团队需要快速、可靠的仿真软件来实现对设计的收敛Cadence Allegro PSpice®System Designer提供PCB设计人员的仿真技术是把电路仿真环境与PCB布局布线设计环境完全集成在一起,构成一个完整的统一集成环境设计师通过集成模拟和事件驱动数字仿真,可以在不牺牲精度的情况下提高仿真速度。同时,使用PSpice高级分析功能,设计师可以最大限度的提高电路的性能、提高成品率和可靠性

OrCAD PCB Designer

OrCAD PCB Designer提供了PCB从概念到生产所有环节所需要的设计解决方案,它具有灵活可扩展特点且经过产品设计验证,市场覆盖了从智能控制、工业机器人、汽车和航空航天等,OrCAD PCB Designer Standard和OrCAD PCB Designer Professional产品均可帮助客户在当今的电子市场保持一定的竞争力。OrCAD PCB 设计解决方案可以缩短设计周期,挑战新兴的软硬结合基板设计,可大大加快产品上市时间,实现设计目标。

Allegro PCB Design Solution

        随着半导体工业的发展,产生了越来越多的新型半导体器件,这也对设计带来了更大的技术挑战,比如器件引脚越来越多,而引脚间距越来越小,如BGA器件。此外,新型器件所应用的标准接口,如DDR3,DDR4,PCI Express Gen3,USB3.0等,需要采用新的方法进行电路设计。为了解决这些问题,PCB设计人员需要找到更好的解决方案来应对新技术带来的各种挑战。

Cadence OrCAD FPGA System Planner

      当工程师在PCB板上设计大规模引脚FPGA时,他们将遇到一些挑战:包括创建最初引脚分配、FPGA与原理图相结合、以及确保FPGA的合理布线。Cadence OrCAD FPGA System Planner正是为了应对如此的挑战,该模块为FPGA和PCB的协同设计提供了一个完整 的、并具有可扩展性的解决方案,它能使以创建最优“器件-规则-准确”为目标的引脚分配过程自动进行。使用自动引脚分配综合技术来 代替以前容易出错的手动操作过程,就可通过这个独特的布局解决方 案减少在PCB板设计过程当中出现的反复迭代次数,同时缩短了创建最优引脚分配所需要的时间。 

OrCAD PSpice Designer

OrCAD PSpice Designer是一款高性能的、经过工业级设计验证的数模混合电路仿真和波形查看仿真工具,作为全球最流行的、通用的、元器件和IC模型可扩展的混合电路仿真器,OrCAD PSpice软件仿真技术适用于许多行业领域的产品设计中,如航空航天、医疗、电力电子和汽车等行业,也广泛应用于一些研究机构作为设计参考实现来使用。它能够模拟你的设计从简单的电路,复杂的电路,功率电源系统到射频系统和定制的IC设计。内置数学函数,ABM行为建模,电路优化,机电系统联合仿真,其电路模拟仿真环境已经远远超过一般意义的电路仿真软件。

Cadence SiP Layout

      系统级封装(SiP)的实现为系统架构师和设计师带来了新的障碍。传统的EDA解决方案未能将高效的SiP发展所需的设计流程自动化。通过启动和集成设计理念的探索,捕捉,构建,优化,以及验证复杂的多芯片和PCB组件的分立基板,Cadence的SiP设计技术简化了多个高引脚数的芯片与单一基板间的集成。

OrCAD Sigrity ERC

Sigrity™ ERC(电气规则检查)拥有电气规则检查的功能,这能让电路板设计者在没有仿真模型或者足够的信号完整性专业能力的情况下, 简单而快捷地分析信号质量的问题和原因。
由于使用了工业和市场领先的Cadence Sigrity技术, Sigrity ERC超越了简单的基于几何的设计规则检查, 分析到那些通常只能被专业SI/PI工具发现的信号质量问题。


OrCAD PCB Productivity Toolbox

OrCAD PCB Productivity Toolbox提供了一套实用工具,旨在通过启用或简化当前常见或新兴的许多设计任务来提高PCB设计人员的工作效率,工具箱实用程序直接集成到OrCAD PCB编辑器环境中,也遵守其一贯的执行风格,对设计人员的工具使用习惯几乎没有影响。


Cadence OrCAD Capture原理图输入

Cadence OrCAD Capture是一款具有简单易用、功能特点丰富的电路原理图输入工具。由于它简单直观的使用模式和易用性使其成为全球最受欢迎的设计输入工具。同时具有元件信息管理系统(CIS)可以在线访问或从中心元件数据库中调用元器件符号,可以极大的提高电路图的绘制效率。

OrCAD Capture CIS

Orcad Capture CIS/ Allegro Design Entry CIS 16.6新增功能列表,如下,具体内容及相关操作见技术白皮书。

1.   在Capture下运行SigXplorer进行信号完整性分析

2.      从菜单中放置PSpice元件

3.      配置菜单和工具栏

4.      设计和库文件保存功能的扩展

5.      查找功能的扩展

6.      NetGroup使用模型的升级

7.      查询并替换Off-Page Connector(端口连接符)

8.      Cache更新扩展

9.      为元器件设置 User Assigned Flag.

10.        实现同一个设计中不同层次电路图的自动顺序编号

11.        数据库压缩与处理能力的增强

12.        打开由低版本软件生成的设计文件

13.        关闭所有标签页

14.        DRC功能扩展

15.        Project SaveAs功能的扩展

16.        学习资料

II. Capture 16.6中已经解决的重要问题

1、CCR 1065649: 兼容16.5和16.3版本问题

2、CCR 730224:对库文件进行了更新但没有更新信息

3、CCR 724738:Update/Replace Cache对用户定义的引脚形状无效

序号 文件名称 文件大小 上传时间
1    2020-04-01
2   OrCAD PCB Designer-U-Creative.pdf 1.04MB 2020-03-20
3   Cadence OrCAD FPGA System Planner.pdf 6.83MB 2020-03-25
4   Allegro_PCB_Design.pdf 2.67MB 2020-03-20
5   OrCAD PCB Designer-U-Creative.pdf 1.04MB 2020-03-20
6   Allegro Pspice Simulator.pdf 8.94MB 2020-03-20
7   Cadence Allegro Design Authoring.pdf 7.37MB 2020-03-19
8   OrCAD Signal Explorer.pdf 4.89MB 2020-03-18
9   orcad-productivity-toolbox-U-Creative.pdf 5.31MB 2020-03-14
10   OrCAD Sigrity ERC 404 KB 2011-09-07
11   Cadence PCB Designer_datasheet.pdf 904 KB 2010-11-18
12   Cadence OrCAD Capture原理图输入.pdf 849 KB 2010-11-18