Allegro Design Authoring
Allegro Designer Authoring
基于Option模块化的选项配置，Allegro Design Authoring提供了一种可扩展的解决方案来适应不断变化的需求。Allegro Design Authoring（Base）提供了一个强大、简单易用的原理图创建环境，允许创建平面的或者层次的原理图。其企业级的原理图编辑器无缝地集成Allegro PSpice Simulator，Allegro Sigrity 仿真r以及Allegro PCB Designer，针对即将开展的数字、模拟、射频和混合信号设计开启基于约束驱动的PCB设计流程。多种风格选项允许为您的设计提供快速连通性，而不需要创建连接符号或者符号连接引脚或者端口。嵌入式电子表格的设计方式类似于界面，可以更容易的进行设计输入，这比传统的设计元件引脚较多的符号或背板设计方法提高至少5x到20x的速度。High-Speed选项通过集成高速约束的层次的连通性，电子约束复用，允许创建正确的设计意图。从概念到制造，这使得一个约束-驱动的PCB实施流程到确保一个更短的、可预计的和完成PCB设计周期。其它配置包含一个Team Design选项，一个FPGA System Planner选项，一个FPGA ASIC Prototyping选项和一个Design Publisher选项。
技术优势
- 缩短创建设计意图的时间
- 可同步进行原理图和Layout设计
- 通过验证，约束-驱动流程来减少设计课程
- 减少驱动数字、模拟和预Layout信号完整性仿真器的单个原理图的返工
- 通过可扩展的基础软件加option的配置来减少整体成本
Allegro Designer Authoring
功能特色
Schematic Editing
无论你是使用几百个页面的平坦式设计或是多个层次化设计，全局导航允许设计师点击几下鼠标即可指向设计的任何网络或器件，全局查找和替换窗口允许查找和代替器件或者属性，这些可以直接在Allegro PCB Editor或者Allegro PCB SI中高亮。
大多数的设计起源于其它设计或者复用现有设计的关键部分。Allegro Design Authoring为复用提供了多样的选择，所以您可以选择更有效的方法来设计。旧的设计，模块或者整个设计的页码都可以重用，这样可以减少返工和错误。调用Import Sheet对话框” 可以从一个设计复制单页或者多页到另一个设计，或者只复制粘贴设计之间的特殊的电路图，可以复用电气约束作为模块的一部分，或通过使用电气约束集（ECSets）。进一步的技术允许创建“复用”模块并放置在库文件中，像一个器件一样可用于其它设计中。每个模块的连通性、约束和Layout也都可以复用。同一个模块可以多次使用到相同的设计中而不需要重命名和复制。
Allegro Design Authoring提供了一个综合的FPGA设计输入解决方案。Build Physical Wizard允许输入Xilinx、Actel和Altera FPGA到Allegro Design Authoring原理图，并自动创建驱动到Allegro PCB Editor、Allegro Design Authoring和数字解决方案流程的文件。当FPGA引脚分配更改，Allegro Design Authoring也智能化的管理转换到FPGA的接口以便于原理图的修改， 但是逻辑上的设计不能改变。
FPGA-PCB Co-Design
与Allegro Design Authoring整合，Allegro FPGA System Planner为FPGA PCB协同设计提供了一个完整的、可扩展的解决方案，它允许创建一个最佳的正确建构的引脚分配。基于用户指定、接口连通（设计意图），FPGA引脚分配是自动合成的，FPGA引脚分配规则（FPGA规则）和PCB上FPGA的实际位置（相对位置）。自动引脚分配合成，可以避免人工出错，缩短时间来创建初始引脚分配，这个引脚说明PCB上FPGA的位置（placement-aware引脚分配合成）。这种独特的placement-aware引脚分配方法消除了不必要的固有手动方法生成的物理设计迭代。
FPGA System Planner读取Allegro Design Authoring中的器件，创建Allegro Design Authoring原理图。它还集成了Allegro PCB Editor，它通过平面图的视图使用现有的封装库。在layout过程中改变布局，可以从Allegro PCB Editor中直接进入FPGA System Planner优化引脚。
OrCAD Signal Explorer
Cadence Allegro Design Authoring
Allegro Pspice Simulator
在较大的电路设计系统上，PCB设计团队需要快速、可靠的仿真软件来实现对设计的收敛。Cadence Allegro PSpice®System Designer提供PCB设计人员的仿真技术是把电路仿真环境与PCB布局布线设计环境完全集成在一起，构成一个完整的统一集成环境。设计师通过集成模拟和事件驱动数字仿真，可以在不牺牲精度的情况下提高仿真速度。同时，使用PSpice高级分析功能，设计师可以最大限度的提高电路的性能、提高成品率和可靠性。
OrCAD PCB Designer
OrCAD PCB Designer提供了PCB从概念到生产所有环节所需要的设计解决方案，它具有灵活可扩展特点且经过产品设计验证，市场覆盖了从智能控制、工业机器人、汽车和航空航天等，OrCAD PCB Designer Standard和OrCAD PCB Designer Professional产品均可帮助客户在当今的电子市场保持一定的竞争力。OrCAD PCB 设计解决方案可以缩短设计周期，挑战新兴的软硬结合基板设计，可大大加快产品上市时间，实现设计目标。
Allegro PCB Design Solution
Cadence OrCAD FPGA System Planner
OrCAD PSpice Designer
OrCAD PSpice Designer是一款高性能的、经过工业级设计验证的数模混合电路仿真和波形查看仿真工具，作为全球最流行的、通用的、元器件和IC模型可扩展的混合电路仿真器，OrCAD PSpice软件仿真技术适用于许多行业领域的产品设计中，如航空航天、医疗、电力电子和汽车等行业，也广泛应用于一些研究机构作为设计参考实现来使用。它能够模拟你的设计从简单的电路，复杂的电路，功率电源系统到射频系统和定制的IC设计。内置数学函数，ABM行为建模，电路优化，机电系统联合仿真，其电路模拟仿真环境已经远远超过一般意义的电路仿真软件。
Cadence SiP Layout
OrCAD Sigrity ERC
Sigrity™ ERC(电气规则检查)拥有电气规则检查的功能,这能让电路板设计者在没有仿真模型或者足够的信号完整性专业能力的情况下, 简单而快捷地分析信号质量的问题和原因。
由于使用了工业和市场领先的Cadence Sigrity技术, Sigrity ERC超越了简单的基于几何的设计规则检查, 分析到那些通常只能被专业SI/PI工具发现的信号质量问题。
OrCAD PCB Productivity Toolbox
OrCAD PCB Productivity Toolbox提供了一套实用工具，旨在通过启用或简化当前常见或新兴的许多设计任务来提高PCB设计人员的工作效率,工具箱实用程序直接集成到OrCAD PCB编辑器环境中，也遵守其一贯的执行风格，对设计人员的工具使用习惯几乎没有影响。
Cadence OrCAD Capture原理图输入
OrCAD Capture CIS
Orcad Capture CIS/ Allegro Design Entry CIS 16.6新增功能列表，如下，具体内容及相关操作见技术白皮书。
1. 在Capture下运行SigXplorer进行信号完整性分析
2. 从菜单中放置PSpice元件
3. 配置菜单和工具栏
4. 设计和库文件保存功能的扩展
5. 查找功能的扩展
6. NetGroup使用模型的升级
7. 查询并替换Off-Page Connector（端口连接符)
8. Cache更新扩展
9. 为元器件设置 User Assigned Flag.
10. 实现同一个设计中不同层次电路图的自动顺序编号
11. 数据库压缩与处理能力的增强
12. 打开由低版本软件生成的设计文件
13. 关闭所有标签页
14. DRC功能扩展
15. Project SaveAs功能的扩展
16. 学习资料
II. Capture 16.6中已经解决的重要问题
1、CCR 1065649: 兼容16.5和16.3版本问题
2、CCR 730224:对库文件进行了更新但没有更新信息
3、CCR 724738:Update/Replace Cache对用户定义的引脚形状无效
OrCAD PCB Designer-U-Creative.pdf