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Sigrity Advanced SI

SystemSI-高效的串并行通道分析


面对更高速的10Gbps以上的高速通道Channel的通讯信号传输,大多数采用差分方式设计,这样可以持续更快速的传输大比特数据量,SystemSI的高速串行和并行模块,可以适应高速信号传输通道的标准分析流程,支持AMI算法建模接口,更便利创建发送端和接收端模型,同时内部的参数定义完全将芯片设计和业界高速传输标准(DDR3,4/HDMI/USB/PCI-E等)以流程化的设计方法提供给用户,最终满足用户对系统总体的误码率BER的预测,并判断抖动,噪声是都在指定的容限内,操作也是流程化的简单易用。

SystemSI的模块化设计允许用户方便的搭建任意拓扑,支持最新的IBIS/Spice/TouchStone/IBIS-AMI模型。SystemSI可以对高速串行通道进行眼图,误码率分析,对系统中的任意参数进行扫描,得到最优化配置,并且集成了PCI-E,SATA等工业标准,直接对仿真结果进行判别。SystemSI可以对整个DDR系统进行准确的SSO分析,集成JEDEC标准,自动为用户量测SI参数,并以此为基础,进行自动的时序分析。

用SystemSI评估端对端串行通道的性能可以快速的对设计方案进行取舍。对于多个串行通道的设计,可以通过高效的总线扫描功能自动化分析可行的方案。

SystemSI能够判断10Gbps以上的设计中串扰对抖动的影响。SystemSI可以支持奇模、偶模、最差和随机串扰分析。相邻的信号网络可以用同相、反相和随机的方式打开或关闭。在支持通道设计快速改进的同时,SystemSI还可以评估IC芯片信号处理和时钟数据恢复(CDR)的效果。

SystemSI主要用于处理高速数据通道,仿真时可以模拟出几百万bit的数据进行仿真,并能充分考虑从DC到10Gbps以上的串行通道数据传输设计,提供了很高精度的仿真,准确清晰的显示了误码率评估数据,在设计高速的串行通道时非常有用。

SystemSI主要功能:

  • 仿真高速串行通道误码率(BER)
  • 应用IC芯片的AMI发送端和接收端模型
  • 仿真10Gbps以上设计中的抖动和噪声
  • 评估IC芯片的信号处理和时钟数据恢复(CDR)的效果
  • 用图表形式表示信道的特性
  • 精确的仿真通道中的S参数模型
  • 通过总线草庙高校的分析多个串行通道
  • 利用通道仿真模板和通用的AMI模型来进行快速仿真

SystemSI-高效的串并行通道分析

SystemSI分为Serial Link Analysis和Parallel Bus Analysis两个模块。

SystemSI Serial Link Analysis

SystemSI Serial Link Analysis提供了一个复杂的环境进行高速串行通道的准确评估,从而确保IC封装和PCB设计的稳定性。芯片制造商可以使用Serial Link Analysis来创建IBIS AMI(算法建模接口)发送端和接收端的模型。封装和主板部门可以使用Serial Link Analysis来预测总体的误码率(BER)并判断抖动和噪声是否在指定的容限内。Serial Link Analysis提供了卓越的准确性和操作的方便性。


SystemSI Serial Link Analysis典型应用:
  • 全通道的频域S参数分析,可提取从Tx到Rx的整个链路的SDD/SDC/SCD/SCC差模网络参数,可提取通道的阶跃、冲激响应
  • 提取通道时域分析的眼图轮廓,可灵活定义眼图模板,允许用户灵活设置链路中间节点作为时域波形观察点,可保存时域波形
  • 统计分析可输出3D/2D的误码率/噪声浴盆曲线, 3D眼图概率密度分布, 2D统计眼图等
  • 模块敏感度分析, 基于归一化指标给出各个模块对噪声、抖动的贡献值
  • 完整的输出链路仿真报告,包括参数设置,波形路径、眼图、浴盆曲线等
  • 通过总线扫描功能高效的分析多个串行通道
  • 利用通道仿真模板和AMI模型来进行快速仿真
  • 仿真数据后处理及自动生成报告
SystemSI Serial Link Analysis主要优点:
  • 向导式、模块化的系统拓扑编辑界面,简单易用,用户可快速搭建单通道、多通道串扰分析和复杂的背板分析系统
  • 完全支持最新的IBIS-AMI算法模型
  • 自带丰富的AMI模型库,如FFE, DFE/ CDR, CTF等
  • 支持AMI模型的高级应用,如多AMI模型级联、多通道中继Repeater等。工具内嵌相应模板
  • 可提供灵活的多层次的AMI建模服务
  • 全面的抖动/噪声分析,可灵活设置随机、器件、周期抖动/噪声,频率偏移,占空比扰动等
  • 灵活的参数扫描分析,可快速扫描抖动/噪声设置, 均衡器参数,通道模型,子电路模型参数等
  • 自带高速串行工业标准设计接口包(包括SFP+, HDMI, PCI-e等),可快速评估特定串行链路性能
  • 支持Pre-layout分析,可自定义传输线模型参数,层叠设计,参数扫描等
  • 支持3D full-wave的Via模型提取
  • 支持非理想电源地网络
  • 仿真数据后处理及自动生成报告

SystemSI Parallel Bus Analysis

SystemSI Parallel Bus Analysis提供了一个源同步系统(如DDR,DDR2, DDR3)的分析环境,从而确保设计的信号质量与时序满足要求。可以使用Parallel Bus Analysis来预测时序余量是否在指定的容限内。Parallel Bus Analysis提供了卓越的准确性和操作的方便性。


SystemSI Parallel Bus Analysis典型应用:
  • 准确输出各信号的波形,包括反射、ISI、串扰、SSN等现象
  • 完整的输出链路仿真报告,包括参数设置,过冲、眼图质量、时序等
  • 支持全通道的频域S参数分析,可提取从Tx到Rx的整个链路的SDD/SDC/SCD/SCC差模网络参数,
  • 可提取各信号通道的频率响应曲线
  • 可提取通道时域分析的眼图轮廓,可灵活定义眼图模板
SystemSI Parallel Bus Analysis主要优点:
  • 向导式、模块化的系统拓扑编辑界面,简单易用,用户可快速搭建不同拓扑的并行通道分析系统
  • 支持power-aware ‘BIRD95’ IBIS、transistor、IBIS、SPICE、Touchstone、BNP syntax模型
  • 支持非理想电源地网络
  • 支持Pre-layout分析,可自定义传输线模型参数,层叠设计等
  • 全面准确模拟仿真中关心的反射、ISI、串扰、SSN等现象
  • 内部集成基于JEDEC标准的测量方法,输出各信号的过冲、眼图质量、时序等报告

OrCAD Signal Explorer

Cadence OrCAD Signal Explorer能帮助电子设计工程师们解决在电路板设计过程当中遇到的信号完整性问题,这些问题在原理图设计阶段到PCB元器件的布局和布线过程中一直存在。它可以进行布线前和布线 后的网络拓扑结构提取、信号仿真分析和验证,允许用户制定设计规则来驱动网络的互连方式来提高PCB设计的稳定性。

Cadence Allegro Design Authoring

系统厂商一直以来都在寻求以尽可能低的成本创新产品, 这迫切需要一种方法来创造性的产品设计---要求更短、更可预测的设计周期。随着新的标准接口、体系架构和实现方法等设计要求的不断加强,硬件设计师需要一个完整的设计输入解决方案来平衡不断发展的技术和方法的需要。Cadence Allegro Design Authoring是一种可扩展的、易用的设计解决方案,使用图表和电子表格界面来加快设计意图的实现过程(集成可驱动性的高速设计约束)。

Allegro Pspice Simulator

在较大的电路设计系统上,PCB设计团队需要快速、可靠的仿真软件来实现对设计的收敛Cadence Allegro PSpice®System Designer提供PCB设计人员的仿真技术是把电路仿真环境与PCB布局布线设计环境完全集成在一起,构成一个完整的统一集成环境设计师通过集成模拟和事件驱动数字仿真,可以在不牺牲精度的情况下提高仿真速度。同时,使用PSpice高级分析功能,设计师可以最大限度的提高电路的性能、提高成品率和可靠性

OrCAD PCB Designer

OrCAD PCB Designer提供了PCB从概念到生产所有环节所需要的设计解决方案,它具有灵活可扩展特点且经过产品设计验证,市场覆盖了从智能控制、工业机器人、汽车和航空航天等,OrCAD PCB Designer Standard和OrCAD PCB Designer Professional产品均可帮助客户在当今的电子市场保持一定的竞争力。OrCAD PCB 设计解决方案可以缩短设计周期,挑战新兴的软硬结合基板设计,可大大加快产品上市时间,实现设计目标。

Allegro PCB Design Solution

        随着半导体工业的发展,产生了越来越多的新型半导体器件,这也对设计带来了更大的技术挑战,比如器件引脚越来越多,而引脚间距越来越小,如BGA器件。此外,新型器件所应用的标准接口,如DDR3,DDR4,PCI Express Gen3,USB3.0等,需要采用新的方法进行电路设计。为了解决这些问题,PCB设计人员需要找到更好的解决方案来应对新技术带来的各种挑战。

Cadence OrCAD FPGA System Planner

      当工程师在PCB板上设计大规模引脚FPGA时,他们将遇到一些挑战:包括创建最初引脚分配、FPGA与原理图相结合、以及确保FPGA的合理布线。Cadence OrCAD FPGA System Planner正是为了应对如此的挑战,该模块为FPGA和PCB的协同设计提供了一个完整 的、并具有可扩展性的解决方案,它能使以创建最优“器件-规则-准确”为目标的引脚分配过程自动进行。使用自动引脚分配综合技术来 代替以前容易出错的手动操作过程,就可通过这个独特的布局解决方 案减少在PCB板设计过程当中出现的反复迭代次数,同时缩短了创建最优引脚分配所需要的时间。 

OrCAD PSpice Designer

OrCAD PSpice Designer是一款高性能的、经过工业级设计验证的数模混合电路仿真和波形查看仿真工具,作为全球最流行的、通用的、元器件和IC模型可扩展的混合电路仿真器,OrCAD PSpice软件仿真技术适用于许多行业领域的产品设计中,如航空航天、医疗、电力电子和汽车等行业,也广泛应用于一些研究机构作为设计参考实现来使用。它能够模拟你的设计从简单的电路,复杂的电路,功率电源系统到射频系统和定制的IC设计。内置数学函数,ABM行为建模,电路优化,机电系统联合仿真,其电路模拟仿真环境已经远远超过一般意义的电路仿真软件。

Cadence SiP Layout

      系统级封装(SiP)的实现为系统架构师和设计师带来了新的障碍。传统的EDA解决方案未能将高效的SiP发展所需的设计流程自动化。通过启动和集成设计理念的探索,捕捉,构建,优化,以及验证复杂的多芯片和PCB组件的分立基板,Cadence的SiP设计技术简化了多个高引脚数的芯片与单一基板间的集成。

OrCAD Sigrity ERC

Sigrity™ ERC(电气规则检查)拥有电气规则检查的功能,这能让电路板设计者在没有仿真模型或者足够的信号完整性专业能力的情况下, 简单而快捷地分析信号质量的问题和原因。
由于使用了工业和市场领先的Cadence Sigrity技术, Sigrity ERC超越了简单的基于几何的设计规则检查, 分析到那些通常只能被专业SI/PI工具发现的信号质量问题。


OrCAD PCB Productivity Toolbox

OrCAD PCB Productivity Toolbox提供了一套实用工具,旨在通过启用或简化当前常见或新兴的许多设计任务来提高PCB设计人员的工作效率,工具箱实用程序直接集成到OrCAD PCB编辑器环境中,也遵守其一贯的执行风格,对设计人员的工具使用习惯几乎没有影响。


Cadence OrCAD Capture原理图输入

Cadence OrCAD Capture是一款具有简单易用、功能特点丰富的电路原理图输入工具。由于它简单直观的使用模式和易用性使其成为全球最受欢迎的设计输入工具。同时具有元件信息管理系统(CIS)可以在线访问或从中心元件数据库中调用元器件符号,可以极大的提高电路图的绘制效率。

OrCAD Capture CIS

Orcad Capture CIS/ Allegro Design Entry CIS 16.6新增功能列表,如下,具体内容及相关操作见技术白皮书。

1.   在Capture下运行SigXplorer进行信号完整性分析

2.      从菜单中放置PSpice元件

3.      配置菜单和工具栏

4.      设计和库文件保存功能的扩展

5.      查找功能的扩展

6.      NetGroup使用模型的升级

7.      查询并替换Off-Page Connector(端口连接符)

8.      Cache更新扩展

9.      为元器件设置 User Assigned Flag.

10.        实现同一个设计中不同层次电路图的自动顺序编号

11.        数据库压缩与处理能力的增强

12.        打开由低版本软件生成的设计文件

13.        关闭所有标签页

14.        DRC功能扩展

15.        Project SaveAs功能的扩展

16.        学习资料

II. Capture 16.6中已经解决的重要问题

1、CCR 1065649: 兼容16.5和16.3版本问题

2、CCR 730224:对库文件进行了更新但没有更新信息

3、CCR 724738:Update/Replace Cache对用户定义的引脚形状无效

序号 文件名称 文件大小 上传时间
1    2020-04-01
2   OrCAD PCB Designer-U-Creative.pdf 1.04MB 2020-03-20
3   Cadence OrCAD FPGA System Planner.pdf 6.83MB 2020-03-25
4   Allegro_PCB_Design.pdf 2.67MB 2020-03-20
5   OrCAD PCB Designer-U-Creative.pdf 1.04MB 2020-03-20
6   Allegro Pspice Simulator.pdf 8.94MB 2020-03-20
7   Cadence Allegro Design Authoring.pdf 7.37MB 2020-03-19
8   OrCAD Signal Explorer.pdf 4.89MB 2020-03-18
9   orcad-productivity-toolbox-U-Creative.pdf 5.31MB 2020-03-14
10   OrCAD Sigrity ERC 404 KB 2011-09-07
11   Cadence PCB Designer_datasheet.pdf 904 KB 2010-11-18
12   Cadence OrCAD Capture原理图输入.pdf 849 KB 2010-11-18