Sigrity XtractIM
芯片封装模型提取
Cadence Sigrity XtracIM工具提供了一个完整的专门针对IC封装应用模型提取环境。该工具以IBIS或SPICE电路网表格式生成IC封装的电气模型。这些简洁的寄生模型可以是每个pin/net RLC列表、耦合矩阵或Pi/T SPICE子电路。通过使用XtractIM创建的模型,可以快速评估封装的电气特性,并通过包含驱动器、接收器和其他互连来执行系统级信号和电源完整性仿真。XtractIM比其他方法快一个数量级以上,并且还产生更高的精度和更多的宽带封装模型。
优势:- 提取整个封装或仅选定网络的模型
- 创建球栅阵列(BGA)、SiP和引线框架封装模型
- 支持带线键和倒装芯片连接的设计
- 生产标准IBIS模型(带或不带耦合)
- 生成带有不对称PI或T电路的RLGC模型
- 产生可验证全波精度的紧凑宽带模型
- 将RLC模型值检查为表和网表,或检查为二维曲线和三维分布
- 确保宽带模型与时域电路仿真兼容
- 生成HTML格式的电气性能评估报告
与准静态RLGC封装提取工具相比,XtractIM基于从全波混合求解器中获得带RLGC寄生参数的S参数。数值求解器包括所有物理效应,如网络、通孔、线键、焊球/凸点和任意形状的平面。还考虑了所有耦合机制;这些机制包括网络到网络、网络到平面、平面到平面和线键到线键。大容量解算器使XtractIM工具能够从单个仿真中生成整个封装模型,包含所有返回路径来提高精度。全波解算器能够提取非对称物理结构的电路网表,以获得更高的模型精度和更大的带宽。
支持全面的封装:
XtracIM支持多种IC封装类型,包括BGA和引线框架。该工具还支持用于单芯片和SiP实现的线键和倒装芯片连接样式。多芯片设计可以包括芯片堆叠、并排定位和封装方法。可以为整个封装或所选网络提取模型。XtracIM模型可以包含分立元件(例如封装上的去耦电容器)、更精确地反映封装电源传输系统以及电源、接地和信号网络之间的耦合。这对于同步开关输出(SSO)/同步开关噪声(SSN)分析尤为重要。
支持宽带频率:
XtracIM是唯一一个提供宽带多级优化模型的专用封装提取解决方案。这些模型在指定的频率范围内提供可验证的精度,并填补了IBIS/RLGC和全波S参数之间的空白。由于它们的紧凑尺寸(通常是S参数或极零模型的2%),可以从高效的时域仿真中获益。这些宽带模型的电路拓扑隐含地保证了无源性、因果性和正确的直流行为。与依靠猜测来分配多级电路的单个R、L和C静态值的方法相比,为适应宽带全波结果而对RLC分量值进行的提取优化要准确得多。
OrCAD Signal Explorer
Cadence Allegro Design Authoring
Allegro Pspice Simulator
在较大的电路设计系统上,PCB设计团队需要快速、可靠的仿真软件来实现对设计的收敛。Cadence Allegro PSpice®System Designer提供PCB设计人员的仿真技术是把电路仿真环境与PCB布局布线设计环境完全集成在一起,构成一个完整的统一集成环境。设计师通过集成模拟和事件驱动数字仿真,可以在不牺牲精度的情况下提高仿真速度。同时,使用PSpice高级分析功能,设计师可以最大限度的提高电路的性能、提高成品率和可靠性。
OrCAD PCB Designer
OrCAD PCB Designer提供了PCB从概念到生产所有环节所需要的设计解决方案,它具有灵活可扩展特点且经过产品设计验证,市场覆盖了从智能控制、工业机器人、汽车和航空航天等,OrCAD PCB Designer Standard和OrCAD PCB Designer Professional产品均可帮助客户在当今的电子市场保持一定的竞争力。OrCAD PCB 设计解决方案可以缩短设计周期,挑战新兴的软硬结合基板设计,可大大加快产品上市时间,实现设计目标。
Allegro PCB Design Solution
Cadence OrCAD FPGA System Planner
OrCAD PSpice Designer
OrCAD PSpice Designer是一款高性能的、经过工业级设计验证的数模混合电路仿真和波形查看仿真工具,作为全球最流行的、通用的、元器件和IC模型可扩展的混合电路仿真器,OrCAD PSpice软件仿真技术适用于许多行业领域的产品设计中,如航空航天、医疗、电力电子和汽车等行业,也广泛应用于一些研究机构作为设计参考实现来使用。它能够模拟你的设计从简单的电路,复杂的电路,功率电源系统到射频系统和定制的IC设计。内置数学函数,ABM行为建模,电路优化,机电系统联合仿真,其电路模拟仿真环境已经远远超过一般意义的电路仿真软件。
Cadence SiP Layout
Sigrity Aurora
OrCAD Sigrity ERC
Sigrity™ ERC(电气规则检查)拥有电气规则检查的功能,这能让电路板设计者在没有仿真模型或者足够的信号完整性专业能力的情况下, 简单而快捷地分析信号质量的问题和原因。
由于使用了工业和市场领先的Cadence Sigrity技术, Sigrity ERC超越了简单的基于几何的设计规则检查, 分析到那些通常只能被专业SI/PI工具发现的信号质量问题。
OrCAD PCB Productivity Toolbox
OrCAD PCB Productivity Toolbox提供了一套实用工具,旨在通过启用或简化当前常见或新兴的许多设计任务来提高PCB设计人员的工作效率,工具箱实用程序直接集成到OrCAD PCB编辑器环境中,也遵守其一贯的执行风格,对设计人员的工具使用习惯几乎没有影响。
Cadence OrCAD Capture原理图输入
OrCAD Capture CIS
Orcad Capture CIS/ Allegro Design Entry CIS 16.6新增功能列表,如下,具体内容及相关操作见技术白皮书。
1. 在Capture下运行SigXplorer进行信号完整性分析
2. 从菜单中放置PSpice元件
3. 配置菜单和工具栏
4. 设计和库文件保存功能的扩展
5. 查找功能的扩展
6. NetGroup使用模型的升级
7. 查询并替换Off-Page Connector(端口连接符)
8. Cache更新扩展
9. 为元器件设置 User Assigned Flag.
10. 实现同一个设计中不同层次电路图的自动顺序编号
11. 数据库压缩与处理能力的增强
12. 打开由低版本软件生成的设计文件
13. 关闭所有标签页
14. DRC功能扩展
15. Project SaveAs功能的扩展
16. 学习资料
II. Capture 16.6中已经解决的重要问题
1、CCR 1065649: 兼容16.5和16.3版本问题
2、CCR 730224:对库文件进行了更新但没有更新信息
3、CCR 724738:Update/Replace Cache对用户定义的引脚形状无效